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參數資料
| 型號： | MC68EN360FE25V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 385/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360FE25V |
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SDMA Channels
MOTOROLA
MC68360 USER’S MANUAL
7-61
NOTE
An interrupt will only be generated if the SDMA bit is set in the
CP interrupt mask register.
INTB—Interrupt Breakpoint
This bit is the enable bit for the SBKP status bit in the SDSR.
0 = A zero masks the interrupt generated by the corresponding bit in the SDSR. When
a breakpoint is recognized while the SDMA is bus master, the channel does not
generate an interrupt to the QUICC interrupt controller. The SBKP bit is still set in
the SDSR.
1 = When a breakpoint is recognized while the SDMA is bus master, the channel gen-
erates an interrupt to the QUICC interrupt controller and sets the SBKP bit in the
SDSR.
NOTE
An interrupt will only be generated if the SDMA bit is set in the
CP interrupt mask register. The interrupt can suspend SDMA ac-
tivity immediately if it is programmed to be at a higher level than
the SDMA channels. Alternatively, the interrupt can be pro-
cessed after the SDMA transfer is complete.
7.7.2.2 SDMA STATUS REGISTER (SDSR).
Shared by all 14 SDMA channels, the SDSR
is an 8-bit register used to report events recognized by the SDMA controller. On recognition
of an event, the SDMA sets its corresponding bit in the SDSR (regardless of the INTE, INTB,
and INTR bits in the SDCR). The SDSR is a memory-mapped register that may be read at
any time. A bit is reset by writing a one and is left unchanged by writing a zero. More than
one bit may be reset at a time, and the register is cleared by reset.
Bits 7–3—Reserved
RINT—Reserved Interrupt
This status bit is reserved for factory testing. RINT is cleared by writing a one; writing a
zero has no effect.
SBER—SDMA Channel Bus Error
This bit indicates that the SDMA channel terminated with an error during a read or write
cycle. The SDMA bus error address can be read from the SDAR. SBER is cleared by writ-
ing a one; writing a zero has no effect.
SBKP—SDMA Breakpoint
This bit indicates that the breakpoint signal was asserted during an SDMA transfer. SBKP
is cleared by writing a one; writing a zero has no effect.
7.7.2.3 SDMA ADDRESS REGISTER (SDAR).
The 32-bit read-only SDAR shows the sys-
tem address that was accessed during an SDMA bus error. It is undefined at reset.
7
6
5
—
4
3
2
1
0
RINT
SBER
SBKP
相關PDF資料 |
PDF描述 |
|---|---|
| MC68EN360FE33 | QUad Integrated Communications Controller Users Manual |
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相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68EN360FE33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68EN360FS25C | 制造商:Motorola 功能描述:68EN360 S2C4B |
| MC68EN360RC25 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68EN360RC25C | 制造商:Motorola Inc 功能描述: |
| MC68EN360RC25L | 功能描述:微處理器 - MPU QUICC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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