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參數資料
| 型號： | AGL250V2-FG144I |
| 廠商： | Microsemi SoC |
| 文件頁數： | 170/250頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1KB FLASH 250K 144FBGA |
| 標準包裝： | 160 |
| 系列： | IGLOO |
| 邏輯元件/單元數： | 6144 |
| RAM 位總計： | 36864 |
| 輸入/輸出數： | 97 |
| 門數： | 250000 |
| 電源電壓： | 1.14 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 144-LBGA |
| 供應商設備封裝： | 144-FPBGA（13x13） |
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IGLOO DC and Switching Characteristics
2-10
Revision 23
Power per I/O Pin
Table 2-13 Summary of I/O Input Buffer Power (per pin) – Default I/O Software Settings
Applicable to Advanced I/O Banks
VCCI (V)
Static Power
PDC6 (mW)1
Dynamic Power
PAC9 (W/MHz)2
Single-Ended
3.3 V LVTTL / 3.3 V LVCMOS
3.3
–
16.27
3.3V LVCMOS Wide Range3
3.3
–
16.27
2.5 V LVCMOS
2.5
–
4.65
1.8 V LVCMOS
1.8
–
1.61
1.5 V LVCMOS (JESD8-11)
1.5
–
0.96
1.2 V LVCMOS4
1.2
–
0.58
1.2 V LVCMOS Wide Range4
1.2
–
0.58
3.3 V PCI
3.3
–
17.67
3.3 V PCI-X
3.3
–
17.67
Differential
LVDS
2.5
2.26
23.39
LVPECL
3.3
5.72
59.05
Notes:
1. PDC6 is the static power (where applicable) measured on VCCI.
2. PAC9 is the total dynamic power measured on VCCI.
3. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide range as specified in the JESD-8B specification.
4. Applicable for IGLOO V2 devices only
Table 2-14 Summary of I/O Input Buffer Power (per pin) – Default I/O Software Settings
Applicable to Standard Plus I/O Banks
VCCI (V)
Static Power
PDC6 (mW)1
Dynamic Power
PAC9 (W/MHz)2
Single-Ended
3.3 V LVTTL / 3.3 V LVCMOS
3.3
–
16.41
3.3V LVCMOS Wide Range3
3.3
–
16.41
2.5 V LVCMOS
2.5
–
4.75
1.8 V LVCMOS
1.8
–
1.66
1.5 V LVCMOS (JESD8-11)
1.5
–
1.00
1.2 V LVCMOS4
1.2
–
0.61
1.2 V LVCMOS Wide Range4
1.2
–
0.61
3.3 V PCI
3.3
–
17.78
3.3 V PCI-X
3.3
–
17.78
Notes:
1. PDC6 is the static power (where applicable) measured on VCCI.
2. PAC9 is the total dynamic power measured on VCCI.
3. Applicable for IGLOO V2 devices only.
4. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide range as specified in the JESD-8B specification.
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參數描述 |
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