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參數(shù)資料
| 型號： | MC68030RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 25 MHz, MICROPROCESSOR, CPGA128 |
| 封裝： | PGA-128 |
| 文件頁數(shù)： | 153/602頁 |
| 文件大?。?/td> | 3863K |
| 代理商： | MC68030RC25 |
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Bus Operation
7-6
MC68030 USER’S MANUAL
MOTOROLA
For synchronous bus cycles, external devices assert the synchronous termination signal
(STERM) as part of the bus protocol. During a read cycle, the assertion of STERM causes
the processor to latch the data. During a write cycle, it indicates that the external device has
successfully stored the data. In either case, it terminates the cycle and indicates that the
transfer was made to a 32-bit port. Refer to
relationships of STERM.
7.3.2 Asynchronous Write Cycle
for timing
The bus error (BERR) signal is also a bus cycle termination indicator and can be used in the
absence of DSACKx or STERM to indicate a bus error condition. It can also be asserted in
conjunction with DSACKx or STERM to indicate a bus error condition, provided it meets the
appropriate timing described in this section and in MC68030EC/D,
Specifications
. Additionally, the BERR and HALT signals can be asserted together to
indicate a retry termination. Again, the BERR and HALT signals can be asserted
simultaneously in lieu of or in conjunction with the DSACKx or STERM signals.
MC68030 Electrical
Finally, the autovector (AVEC) signal can be used to terminate interrupt acknowledge
cycles, indicating that the MC68030 should internally generate a vector number to locate an
interrupt handler routine. AVEC is ignored during all other bus cycles.
7.2 DATA TRANSFER MECHANISM
The MC68030 architecture supports byte, word, and long-word operands allowing access
to 8-, 16-, and 32-bit data ports through the use of asynchronous cycles controlled by
DSACK0 and DSACK1. It also supports synchronous bus cycles to and from 32-bit ports,
terminated by STERM. Byte, word, and long-word operands can be located on any byte
boundary, but misaligned transfers may require additional bus cycles, regardless of port
size.
When the processor requests a burst mode fill operation, it asserts the cache burst request
(CBREQ) signal to attempt to fill four entries within a line in one of the on-chip caches. This
mode is compatible with nibble, static column, or page mode dynamic RAMs. The burst fill
operation uses synchronous bus cycles, each terminated by STERM, to fetch as many as
four long words.
7.2.1 Dynamic Bus Sizing
The MC68030 dynamically interprets the port size of the addressed device during each bus
cycle, allowing operand transfers to or from 8-, 16-, and 32-bit ports. During an
asynchronous operand transfer cycle, the slave device signals its port size (byte, word, or
long word) and indicates completion of the bus cycle to the processor through the use of the
DSACKx inputs. Refer to Table 7-1 for DSACKx encodings and assertion results.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68030RC33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE20 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MC68030RC25B | 制造商:Motorola Inc 功能描述: |
| MC68030RC25C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC25C | 制造商:FREESCALE SEMICONDUCTOR 功能描述:_ |
| MC68030RC33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030RC33B | 制造商:Motorola Inc 功能描述:68030RC33B |
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