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參數資料
| 型號： | MC68030RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 25 MHz, MICROPROCESSOR, CPGA128 |
| 封裝： | PGA-128 |
| 文件頁數： | 250/602頁 |
| 文件大小： | 3863K |
| 代理商： | MC68030RC25 |
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Bus Operation
7-104
MC68030 USER’S MANUAL
MOTOROLA
again asserted. When A is negated, the arbiter returns to the original state, state 0, and
negates signal T. This sequence of states follows the normal sequence of signals for
relinquishing the bus to an external bus master. Other states apply to other possible
sequences of combinations of R and A. As shown by the path from state 0 to state 4, BGACK
alone can be used to place the processor's external bus buffers in the high-impedance state,
providing single-wire arbitration capability.
The read-modify-write sequence is normally indivisible to support semaphore operations
and multiprocessor synchronization. During this indivisible sequence, the MC68030 asserts
the RMC signal and causes the bus arbitration state machine to ignore bus requests
(assertions of BR) that occur after the first read cycle of the read-modify-write sequence by
not issuing bus grants (asserting BG).
In some cases, however, it may be necessary to force the MC68030 to release the bus
during an read-modify-write sequence. One way for an alternate bus master to force the
MC68030 to release the bus applies only to the first read cycle of an read-modify-write
sequence. The MC68030 allows normal bus arbitration during this read cycle; a normal
relinquish and retry operation (asserting BERR, HALT, and BR at the same time) is used.
Note that this method applies only to the first read cycle of the read-modify-write sequence,
but this method preserves the integrity of the read-modify-write sequence without imposing
any constraint on the alternate bus master.
A second method is single-wire arbitration, the timing of which is shown in Figure 7-62. An
alternate master forces the MC68030 to release the bus by asserting BGACK and waits for
AS to negate before taking the bus. It applies to all bus cycles of a read-modify-write
sequence, but can cause system integrity problems if used improperly. The alternate bus
master must guarantee the integrity of the read-modify-write sequence by not altering the
contents of memory locations accessed by the read-modify-write sequence. Note that for
the method to operate properly, AS must be observed to be negated (high) on two
consecutive clock edges before the alternate bus master takes the bus. Waiting for this
condition ensures that any current or pending bus activity has completed or has been pre-
empted.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68030RC33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE20 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68030RC25B | 制造商:Motorola Inc 功能描述: |
| MC68030RC25C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC25C | 制造商:FREESCALE SEMICONDUCTOR 功能描述:_ |
| MC68030RC33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030RC33B | 制造商:Motorola Inc 功能描述:68030RC33B |
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