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參數(shù)資料
| 型號(hào)： | MC68030RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 25 MHz, MICROPROCESSOR, CPGA128 |
| 封裝： | PGA-128 |
| 文件頁(yè)數(shù)： | 199/602頁(yè) |
| 文件大小： | 3863K |
| 代理商： | MC68030RC25 |
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Bus Operation
MOTOROLA
MC68030 USER’S MANUAL
7-53
current cycle or if the device cannot supply 32 bits, CIIN must be asserted at the same
time as STERM. In addition, the state of CBACK is latched when STERM is recognized.
Since CIIN, CBACK, and STERM are synchronous signals, they must meet the
synchronous input setup and hold times for all rising edges of the clock while AS is
asserted. If STERM is negated at the beginning of S2, wait states are inserted after S2,
and STERM is sampled on every rising edge thereafter until it is recognized. Once
STERM is recognized, data is latched on the next falling edge of the clock
(corresponding to the beginning of S3).
State 3
The processor negates AS, DS, and DBEN during S3. It holds the address valid during
S3 to simplify memory interfaces. R/W, SIZ0–SIZ1, and FC0–FC2 also remain valid
throughout S3.
The external device must keep its data asserted throughout the synchronous hold time
for data from the beginning of S3. The device must remove its data within one clock
after asserting STERM and negate STERM within two clocks after asserting STERM;
otherwise, the processor may inadvertently use STERM for the next bus cycle.
7.3.5 Synchronous Write Cycle
A synchronous write cycle is terminated differently from an asynchronous write cycle and
the data strobe may not be useful. Otherwise, the cycles assert and respond to the same
signal, in the same sequence. STERM is asserted by the external device to terminate a
synchronous write cycle. The discussion of STERM in the preceding section applies to write
cycles as well as to read cycles.
DS is not asserted for two-clock synchronous write cycles; therefore, the clock (CLK) may
be used as the timing signal for latching the data. In addition, there is no time from the latest
assertion of AS and the required assertion of STERM for any two-clock synchronous bus
cycle. The system must qualify a memory write with the assertion of AS to ensure that the
write is not aborted by internal conditions within the MC68030.
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參數(shù)描述 |
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| MC68030RC25C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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