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參數資料
| 型號： | MC68030RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 25 MHz, MICROPROCESSOR, CPGA128 |
| 封裝： | PGA-128 |
| 文件頁數： | 527/602頁 |
| 文件大小： | 3863K |
| 代理商： | MC68030RC25 |
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Applications Information
MOTOROLA
MC68030 USER’S MANUAL
12-31
12.6.1 Cache Implementation
An example organization of an external cache is shown in Figure 12-15. With this
organization, the cache timing controller does not terminate a bus cycle until the cache has
had sufficient time to validate the access as a “hit”or a “miss”. When a hit decision is made,
the cache controller asserts the STERM signal and also blocks propagation of AS (A) to the
external system. If the cache decision cannot be completed before AS would normally be
asserted by the MC68030, some provision must be made to delay the propagation of AS
until the decision is valid. Otherwise, spurious assertions of the AS signal are likely to occur.
The cache control circuit (B) contains all logic required to clear or create cache entries. Also
contained in (B) is the decision logic required to determine whether a hit or miss has
occurred and the timing logic that is required to prevent propagation of the ``hit'' signal until
the lookup and compare circuitry has had sufficient time to generate a valid decision. The
critical path in the design of this cache is from the output of valid address by the MC68030
to the assertion of STERM by the cache controller (see Equation 12-3 of Table 12-2). After
a cache hit decision has been made, the hit signal directly drives the STERM signal.
Qualifying STERM with AS is not necessary assuming the appropriate setup and hold times
are respected when AS is asserted. Operating at 20 MHz with no wait states, 21 ns are
available from the presentation of valid address by the MC68030 to the assertion of STERM
by the cache controller while 46 ns are available from valid address to data valid at the
processor.
If the access times cannot be met due to the particular cache architecture, size, cost, or
other consideration, the system designer may choose to utilize an early termination
approach, as discussed above, that increases the decision time available to the cache
controller by meeting the critical path from address valid to BERR/HALT asserted (see
Equation 12-5 of Table 12-2). The only required changes to the cache structure shown in
Figure 12-17 is the generation of STERM. Figure 12-18 shows an example circuit that could
be positioned between the MC68030 and the external cache to provide the early termination
or late retry function.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68030RC33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE20 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68030RC25B | 制造商:Motorola Inc 功能描述: |
| MC68030RC25C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC25C | 制造商:FREESCALE SEMICONDUCTOR 功能描述:_ |
| MC68030RC33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030RC33B | 制造商:Motorola Inc 功能描述:68030RC33B |
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