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參數資料
| 型號： | MC68EN360FE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | AC 4C 4#12 PIN PLUG 023 |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 295/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360FE25 |
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System Integration Module (SIM60)
MOTOROLA
MC68360 USER’S MANUAL
6-51
General-Purpose Chip Selects (SRAM Banks)
—May Be Used with SRAM, EPROM, FEPROM, and Peripherals
—Global (Boot) Chip Select Available at System Reset
—Two-Clock Accesses to External SRAM
—Programmable Port Size of 8, 16, and 32 Bits for Each Chip Select
DRAM Controller (DRAM Banks)
—Supports up to Eight Banks of DRAM of Size 128K
×
X, 256K
×
X, 512K
×
X,
1M
×
X, 2M
×
X, 4M
×
X, 8M
×
X or 16M
×
X
—Supports a DRAM Port Size of 16 or 32 Bits
—Internal Address Multiplexing for 16- and 32-Bit DRAM Systems Available for all On-
Chip Bus Masters
—Glueless Interface to One Bank of DRAM SIMMs (Only External Buffers Are Re-
quired for Additional SIMM Banks)
—Four CAS Lines
—Two of the Eight RAS Lines May Be Output on Two Pins Each for Double-Drive Ca-
pability
—Page Mode with Page Switch Detection Logic
—Page Mode Supports 128K, 256K, 512K, 1M, 2M, 4M, 8M, and 16M Page Banks
—Supports Page Mode Normal, Page Hit, and Page Miss
—Burst Support for the MC68040 Accesses to DRAM
DRAM Controller Also Contains a Refresh Unit with:
—CAS Before RAS Refresh Support
—A Programmable Refresh Timer
—Refresh Active During External Reset
—Disable Refresh Mode
—Stacking of up to Seven Refresh Cycles
DRAM Controller Also Supports External Masters
—Supports MC68EC040 with 3,2,2,2 Line Fill (60-ns DRAMs)
—Supports DRAM for External QUICC or MC68030-Type Accesses (Page Support
Available in this Mode)
—Supports DRAM Control for System Bus Containing External MC68EC040 and Mul-
tiple QUICCs
—Synchronous and Asynchronous External Masters Possible
—Special Options for External Master to Improve DRAM Performance
6.10.2 Memory Controller Overview
The block diagram of the QUICC memory controller is shown in Figure 6-10. The general-
purpose chip selects provide a glueless interface to EPROM, SRAM, flash EPROM
(FEPROM), and other peripherals. The general-purpose chip selects are available on lines
CS0–CS7. CS0 also functions as the global (boot) chip select for accessing the boot
EPROM. The chip selects allow 0 to 15 wait states.
The flexible memory controller allows a glueless DRAM interface to single in-line memory
modules (SIMMs) as well as a grid array of DRAMs on a board. The DRAM controller con-
trols the address multiplexing, access mode, refresh operation, and the timing generation
相關PDF資料 |
PDF描述 |
|---|---|
| MC68EN360FE25V | QUad Integrated Communications Controller Users Manual |
| MC68EN360FE33 | QUad Integrated Communications Controller Users Manual |
| MC68EN360RC25 | QUad Integrated Communications Controller Users Manual |
| MC68MH360FE25 | QUad Integrated Communications Controller Users Manual |
| MC68EN360RC33 | AC 4C 4#12 SKT PLUG 025 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68EN360FE25C | 制造商:Motorola Inc 功能描述: |
| MC68EN360FE25V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68EN360FE33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68EN360FS25C | 制造商:Motorola 功能描述:68EN360 S2C4B |
| MC68EN360RC25 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
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