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參數資料
| 型號： | MC68EN360FE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | AC 4C 4#12 PIN PLUG 023 |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 497/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360FE25 |
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Serial Communication Controllers (SCCs)
MOTOROLA
MC68360 USER’S MANUAL
7-173
NOTE: The boldfaced items should be initialized by the user.
C_MASK. For the 16-bit CRC-CCITT, C_MASK should be initialized with $0000F0B8. For
the 32-bit CRC-CCITT, C_MASK should be initialized with $DEBB20E3.
C_PRES. For the 16-bit CRC-CCITT, C_PRES should be initialized with $0000FFFF. For
the 32-bit CRC-CCITT, C_PRES should be initialized with $FFFFFFFF.
DISFC, CRCEC, ABTSC, NMARC, and RETRC. These 16-bit (modulo 216) counters are
maintained by the CP. They may be initialized by the user while the channel is disabled. The
counters are as follows:
DISFC
CRCEC
Discarded Frame Counter (error-free frames but no free buffers)
CRC Error Counter (includes frames not addressed to the user or
frames received in the BSY condition, but does not include overrun
errors)
Abort Sequence Counter
Non-Matching Address Received Counter (error-free frames only)
Frame Retransmission Counter (due to collision)
ABTSC
NMARC
RETRC
MFLR
.
The HDLC controller checks the length of an incoming HDLC frame against the user-
defined value given in this 16-bit register. If this limit is exceeded, the remainder of the
incoming HDLC frame is discarded, and the LG (Rx frame too long) bit is set in the last BD
belonging to that frame. The HDLC controller waits to the end of the frame and reports the
frame status and the frame length in the last Rx BD. MFLR is defined as all the in-frame
bytes between the opening flag and the closing flag (address, control, data, and CRC).
MAX_cnt is a temporary down-counter used to track the frame length.
HMASK, HADDR1, HADDR2, HADDR3, and HADDR4. Each HDLC controller has five 16-
bit registers for address recognition—one mask register and four address registers. The
HDLC controller reads the frame’s address from the HDLC receiver, checks it against the
four address register values, and then masks the result with the user-defined mask register.
A one in the mask register represents a bit position for which address comparison should
SCC Base + 40
ABTSC
Word
Abort Sequence Counter
SCC Base + 42
NMARC
Word
Nonmatching Address Rx Counter
SCC Base + 44
RETRC
Word
Frame Retransmission Counter
SCC Base + 46
MFLR
Word
Max Frame Length Register
SCC Base + 48
MAX_cnt
Word
Max_Length Counter
SCC Base + 4A
RFTHR
Word
Received Frames Threshold
SCC Base + 4C
RFCNT
Word
Received Frames Count
SCC Base + 4E
HMASK
Word
User-Defined Frame Address Mask
SCC Base + 50
HADDR1
Word
User-Defined Frame Address
SCC Base + 52
HADDR2
Word
User-Defined Frame Address
SCC Base + 54
HADDR3
Word
User-Defined Frame Address
SCC Base + 56
HADDR4
Word
User-Defined Frame Address
SCC Base + 58
TMP
Word
Temp Storage
SCC Base + 5A
TMP_MB
Word
Temp Storage
Table 7-8. HDLC-Specific Parameters
相關PDF資料 |
PDF描述 |
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