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參數資料
| 型號： | MC68EN360FE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | AC 4C 4#12 PIN PLUG 023 |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 319/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360FE25 |
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System Integration Module (SIM60)
MOTOROLA
MC68360 USER’S MANUAL
6-75
DSSEL—Dynamic RAM Select
This bit determines if the bank is a DRAM or SRAM, which impacts a number of signals:
1) the length of the cycle is different; 2) address muxing is performed if GAMX = 1; and 3)
the previous RAS is negated if a page bank miss occurs and DSSEL = 1 (for the new
bank).
0 = SRAM bank (i.e., SRAM, EPROM, peripherals, etc.)
1 = DRAM bank
SPS1–SPS0—SRAM Port Size (SRAM Bank Only)
This attribute determines whether a given chip select responds with DSACKx and, if so,
what port size is returned (see Table 6-13).
If the cycle is terminated by using the internal wait-state attributes, the QUICC drives the
DSACKx lines according to those bits. If the internal wait-state attributes are not used, the
cycle should be terminated with external DSACKx. In this case, the QUICC does not drive
the DSACKx lines, but rather samples them at every falling edge of the clock.
If an MC68EC040 access is performed using this SRAM bank and SPS= 00, 01, or 10,
the SRAM controller operates in the same way, except it asserts TA instead of DSACKx.
If SPS= 11, TA is sampled at every rising edge of the clock.
NOTES
If DSACK is provided internally, then the DSACKx lines are still
sampled externally, and can be asserted externally to end the
cycle. However, in this case of external DSACKx assertion, ex-
ternal DSACKx should be asserted and negated prior to when
internal DSACK would have been asserted by the QUICC. This
is easily accomplished on the boot chip select since the QUICC
default value is 14 wait states.
The SRAM controller does not support an external TA response
for MC68040 burst mode. Also, for non-burst MC68040 cycles,
TA cannot be externally asserted before CS is asserted.
PGME—Page Mode Enabled (DRAM Banks Only)
This bit is used to enable page mode accesses to a DRAM bank. Page mode accesses
are performed only for an internal QUICC or an external QUICC/MC68030-type master.
0 = Page mode is disabled.
1 = Page mode is enabled.
Table 6-13. SRAM Port Size
SPS1–SPS0
Result
00
32-Bit Port Size
01
16-Bit Port Size
10
8-Bit Port Size
11
External DSACKx Response
相關PDF資料 |
PDF描述 |
|---|---|
| MC68EN360FE25V | QUad Integrated Communications Controller Users Manual |
| MC68EN360FE33 | QUad Integrated Communications Controller Users Manual |
| MC68EN360RC25 | QUad Integrated Communications Controller Users Manual |
| MC68MH360FE25 | QUad Integrated Communications Controller Users Manual |
| MC68EN360RC33 | AC 4C 4#12 SKT PLUG 025 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| MC68EN360FE25V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68EN360FE33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68EN360FS25C | 制造商:Motorola 功能描述:68EN360 S2C4B |
| MC68EN360RC25 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
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