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參數資料
| 型號： | SPAKDSP311VF150 |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 38/96頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT 196-MAPBGA |
| 標準包裝： | 2 |
| 系列： | DSP56K/Symphony |
| 類型： | 定點 |
| 接口： | 主機接口，SSI，SCI |
| 時鐘速率： | 150MHz |
| 非易失內存： | ROM（576 B） |
| 芯片上RAM： | 384kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.80V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LBGA |
| 供應商設備封裝： | 196-MAPBGA（15x15） |
| 包裝： | 托盤 |
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AC Electrical Characteristics
DSP56311 Technical Data, Rev. 8
Freescale Semiconductor
2-23
2.4.5.3 Asynchronous Bus Arbitration Timings
The asynchronous bus arbitration is enabled by internal synchronization circuits on BG and BB inputs. These
synchronization circuits add delay from the external signal until it is exposed to internal logic. As a result of this
delay, a DSP56300 part may assume mastership and assert BB, for some time after BG is deasserted. This is the
reason for timing 250.
Once BB is asserted, there is a synchronization delay from BB assertion to the time this assertion is exposed to other
DSP56300 components that are potential masters on the same bus. If BG input is asserted before that time, and BG
is asserted and BB is deasserted, another DSP56300 component may assume mastership at the same time.
Therefore, some non-overlap period between one BG input active to another BG input active is required. Timing 251
ensures that overlaps are avoided.
Table 2-13.
Asynchronous Bus Timings
No.
Characteristics
Expression
150 MHz
Unit
Min
Max
250
BB assertion window from BG input deassertion.
2.5
× Tc + 5
—
22
ns
251
Delay from BB assertion to BG assertion
2
× Tc + 5
18.3
—
ns
Notes:
1.
Bit 13 in the Operating Mode Register must be set to enable Asynchronous Arbitration mode.
2.
At 150 MHz, Asynchronous Arbitration mode is recommended.
3.
To guarantee timings 250 and 251, it is recommended that you assert non-overlapping BG inputs to different DSP56300
devices (on the same bus), as shown in Figure 2-19, where BG1 is the BG signal for one DSP56300 device while BG2 is the
BG signal for a second DSP56300 device.
Figure 2-19.
Asynchronous Bus Arbitration Timing
BG1
BB
251
BG2
250
250+251
相關PDF資料 |
PDF描述 |
|---|---|
| 745187-3 | CONN D-SUB RECEPT VERT 25POS |
| EBC06DREH-S93 | CONN EDGECARD 12POS .100 EYELET |
| SPAKDSP321VF275 | IC DSP 24BIT 196-MAPBGA |
| TPSC686M016R0125 | CAP TANT 68UF 16V 20% 2312 |
| F930J156MAA | CAP TANT 15UF 6.3V 20% 1206 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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