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參數資料
| 型號： | AFS600-FGG256 |
| 廠商： | Microsemi SoC |
| 文件頁數： | 31/334頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA FUSION 256FBGA |
| 特色產品： | Actel Fusion? Mixed-Signal FPGAs |
| 標準包裝： | 90 |
| 系列： | Fusion® |
| RAM 位總計： | 110592 |
| 輸入/輸出數： | 119 |
| 門數： | 600000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-FPBGA（17x17） |
| 其它名稱： | 1100-1076 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁當前第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁
Device Architecture
2-110
Revision 4
connected between the VAREF and ADCGNDREF pins. The VAREFSEL control pin is used to select the
reference voltage.
ADC Clock
The speed of the ADC depends on its internal clock, ADCCLK, which is not accessible to users. The
ADCCLK is derived from SYSCLK. Input signal TVC[7:0], Time Divider Control, determines the speed of
the ADCCLK in relationship to SYSCLK, based on EQ 15.
EQ 15
TVC: Time Divider Control (0–255)
tADCCLK is the period of ADCCLK, and must be between 0.5 MHz and 10 MHz
tSYSCLK is the period of SYSCLK
The frequency of ADCCLK, fADCCLK, must be within 0.5 Hz to 10 MHz.
The inputs to the ADC are synchronized to SYSCLK. A conversion is initiated by asserting the
ADCSTART signal on a rising edge of SYSCLK. Figure 2-90 on page 2-114 and Figure 2-91 on
page 2-115 show the timing diagram for the ADC.
Acquisition Time or Sample Time Control
Acquisition time (tSAMPLE) specifies how long an analog input signal has to charge the internal capacitor
array. Figure 2-88 shows a simplified internal input sampling mechanism of a SAR ADC.
The internal impedance (ZINAD), external source resistance (RSOURCE), and sample capacitor (CINAD)
form a simple RC network. As a result, the accuracy of the ADC can be affected if the ADC is given
insufficient time to charge the capacitor. To resolve this problem, you can either reduce the source
resistance or increase the sampling time by changing the acquisition time using the STC signal.
EQ 16 through EQ 18 can be used to calculate the acquisition time required for a given input. The STC
signal gives the number of sample periods in ADCCLK for the acquisition time of the desired signal. If the
actual acquisition time is higher than the STC value, the settling time error can affect the accuracy of the
ADC, because the sampling capacitor is only partially charged within the given sampling cycle. Example
acquisition times are given in Table 2-44 and Table 2-45. When controlling the sample time for the ADC
Table 2-42 VAREF Bit Function
Name
Bit
Function
VAREF
0
Reference voltage selection
0 – Internal voltage reference selected. VAREF pin outputs 2.56 V.
1 – Input external voltage reference from VAREF and ADCGNDREF
Table 2-43 TVC Bits Function
Name
Bits
Function
TVC
[7:0]
SYSCLK divider control
Figure 2-88 Simplified Sample and Hold Circuitry
tADCCLK
41 TVC
+
tSYSCLK
=
Sample and Hold
ZINAD
CINAD
Rsource
相關PDF資料 |
PDF描述 |
|---|---|
| MBR0530T1G | DIODE SCHOTTKY 30V 0.5A SOD123 |
| RMA35DTAT | CONN EDGECARD 70POS R/A .125 SLD |
| A54SX32A-FGG256 | IC FPGA 249I/O 256FBGA |
| EEM15DTBT | CONN EDGECARD 30POS R/A .156 SLD |
| ESM44DRYI | CONN EDGECARD 88POS DIP .156 SLD |
相關代理商/技術參數 |
參數描述 |
|---|---|
| AFS600-FGG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| AFS600-FGG256I | 功能描述:IC FPGA 4MB FLASH 600K 256FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Fusion® 標準包裝:40 系列:SX-A LAB/CLB數:6036 邏輯元件/單元數:- RAM 位總計:- 輸入/輸出數:360 門數:108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
| AFS600-FGG256K | 功能描述:IC FPGA 4MB FLASH 600K 256FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Fusion® 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數:9360 邏輯元件/單元數:149760 RAM 位總計:6635520 輸入/輸出數:270 門數:- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
| AFS600-FGG256PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| AFS600-FGG256X297 | 制造商:Microsemi Corporation 功能描述:FPGA FUSION? FAMILY 600K GATES 1098.9MHZ 130NM (CMOS) TECHNO - Trays |
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