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參數資料
| 型號： | AX500-FG484 |
| 廠商： | Microsemi SoC |
| 文件頁數： | 15/262頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA AXCELERATOR 500K 484FBGA |
| 標準包裝： | 40 |
| 系列： | Axcelerator |
| 邏輯元件/單元數： | 5376 |
| RAM 位總計： | 73728 |
| 輸入/輸出數： | 317 |
| 門數： | 500000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 484-BGA |
| 供應商設備封裝： | 484-FPBGA（23x23） |
| 其它名稱： | 1100-1152 AX500-FG484-ND |
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Axcelerator Family FPGAs
Re vi s i on 18
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Figure 2-63 illustrates flag generation.
The Verilog codes for the flags are:
assign AF = (DIFF[15:0] >={AFVAL[7:0],8'b00000000})?1:0;
assign AE = ({AEVAL[7:0],8'b00000000}>=DIFF[15:0])?1:0;
The number of DIFF-bits active depends on the configuration depth and width (Table 2-95).
The active-high CLR pin is used to reset the FIFO to the empty state, which sets FULL and AFULL low,
and EMPTY and AEMPTY high.
Assuming that the EMPTY flag is not set, new data is read from the FIFO when REN is valid on the active
edge of the clock. Write and read transfers are described with timing requirements in "Timing
Figure 2-63 ALMOST-EMPTY and ALMOST-FULL Logic
Table 2-95 Number of Available Configuration Bits
Number of Blocks
Block DxW
Number of AEVAL/AFVAL Bits
1
1x1
4
2
1x2
4
2
2x1
5
4
1x4
4
2x2
5
4
4x1
6
8
1x8
4
8
2x4
5
8
4x2
6
8
8x1
7
16
1x16
4
16
2x8
5
16
4x4
6
16
8x2
7
16
16x1
8
ALMOST EMPTY and ALMOST FULL Logic
WCNTR
[15:0]
WCLK
RCNTR
[15:0]
RCLK
16
X
Y
X
Y
AEMPTY
AFULL
X>=Y
(16 bit)
DIFF [15:0]
AEVAL [7:0], GND [7:0] (MSB....LSB)
AFVAL [7:0], GND [7:0] (MSB....LSB)
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PDF描述 |
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| AX500-FG676I | 功能描述:IC FPGA AXCELERATOR 500K 676FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Axcelerator 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數:9360 邏輯元件/單元數:149760 RAM 位總計:6635520 輸入/輸出數:270 門數:- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
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