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參數(shù)資料
| 型號(hào)： | AX500-FG484 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 28/262頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA AXCELERATOR 500K 484FBGA |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 5376 |
| RAM 位總計(jì)： | 73728 |
| 輸入/輸出數(shù)： | 317 |
| 門數(shù)： | 500000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 484-BGA |
| 供應(yīng)商設(shè)備封裝： | 484-FPBGA（23x23） |
| 其它名稱： | 1100-1152 AX500-FG484-ND |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁當(dāng)前第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁
Axcelerator Family FPGAs
Re vi s i on 18
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throughout the fabric of the device and may be programmed by the user to thwart attempts to reverse
engineer the device by attempting to exploit either the programming or probing interfaces. Both invasive
and noninvasive attacks against an Axcelerator device that access or bypass these security fuses will
destroy access to the rest of the device. (refer to the Design Security in Nonvolatile Flash and Antifuse
white paper).
Look for this symbol to ensure your valuable IP is protected with highest level of security in the industry.
To ensure maximum security in Axcelerator devices, it is recommended that the user program the device
security fuse (SFUS). When programmed, the Silicon Explorer II testing probes are disabled to prevent
internal probing, and the programming interface is also disabled. All JTAG public instructions are still
accessible by the user.
For more information, refer to the Implementation of Security in Actel Antifuse FPGAs application note.
Global Set Fuse
The Global Set Fuse determines if all R-cells and I/O registers (InReg, OutReg, and EnReg) are either
cleared or preset by driving the GCLR and GPSET inputs of all R-cells and I/O Registers (Figure 2-31 on
page 2-58). Default setting is to clear all registers (GCLR = 0 and GPSET =1) at device power-up. When
the GBSETFUS option is checked during FUSE file generation, all registers are preset (GCLR = 1 and
GPSET= 0). A local CLR or PRESET will take precedence over this setting. Both pins are pulled High
during normal device operation. For use details, see the Libero IDE online help.
Silicon Explorer II Probe Interface
Silicon Explorer II is an integrated hardware and software solution that, in conjunction with the Designer
tools, allows users to examine any of the internal nets (except I/O registers) of the device while it is
operating in a prototype or a production system. The user can probe up to four nodes at a time without
changing the placement and routing of the design and without using any additional device resources.
Highlighted nets in Designer’s ChipPlanner can be accessed using Silicon Explorer II in order to observe
their real time values.
Silicon Explorer II's noninvasive method does not alter timing or loading effects, thus shortening the
debug cycle. In addition, Silicon Explorer II does not require relayout or additional MUXes to bring signals
out to external pins, which is necessary when using programmable logic devices from other suppliers. By
eliminating multiple place-and-route program cycles, the integrity of the design is maintained throughout
the debug process.
Each member of the Axcelerator family has four external pads: PRA, PRB, PRC, and PRD. These can be
used to bring out four probe signals from the Axcelerator device (note that the AX125 only has two probe
signals that can be observed: PRA and PRB). Each core tile has up to two probe signals. To disallow
probing, the SFUS security fuse in the silicon signature has to be programmed (see "Special Fuses" on
Silicon Explorer II connects to the host PC using a standard serial port connector. Connections to the
circuit board are achieved using a nine-pin D-Sub connector (Figure 1-9 on page 1-7). Once the design
has been placed-and-routed, and the Axcelerator device has been programmed, Silicon Explorer II can
be connected and the Explorer software can be launched.
Silicon Explorer II comes with an additional optional PC hosted tool that emulates an 18-channel logic
analyzer. Four channels are used to monitor four internal nodes, and 14 channels are available to probe
external signals. The software included with the tool provides the user with an intuitive interface that
allows for easy viewing and editing of signal waveforms.
Figure 2-69 FuseLock Logo
e
u
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| AX500-FG676I | 功能描述:IC FPGA AXCELERATOR 500K 676FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Axcelerator 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計(jì):6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23） |
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