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參數資料
| 型號： | AX500-FG484 |
| 廠商： | Microsemi SoC |
| 文件頁數： | 189/262頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA AXCELERATOR 500K 484FBGA |
| 標準包裝： | 40 |
| 系列： | Axcelerator |
| 邏輯元件/單元數： | 5376 |
| RAM 位總計： | 73728 |
| 輸入/輸出數： | 317 |
| 門數： | 500000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 484-BGA |
| 供應商設備封裝： | 484-FPBGA（23x23） |
| 其它名稱： | 1100-1152 AX500-FG484-ND |
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Detailed Specifications
2- 18
R e v i sio n 1 8
Using the Differential I/O Standards
Differential I/O macros should be instantiated in the netlist. The settings for these I/O standards cannot
be changed inside Designer. Note that there are no tristated or bidirectional I/O buffers for differential
standards.
Using the Voltage-Referenced I/O Standards
Using these I/O standards is similar to that of single-ended I/O standards. Their settings can be changed
in Designer.
Using DDR (Double Data Rate)
In Double Data Rate mode, new data is present on every transition of the clock signal. Clock and data
lines have identical bandwidth and signal integrity requirements, making it very efficient for implementing
very high-speed systems.
To implement a DDR, users need to:
1. Instantiate an input buffer (with the required I/O standard)
2. Instantiate the DDR_REG macro (Figure 2-6)
3. Connect the output from the Input buffer to the input of the DDR macro
Macros for Specific I/O Standards
There are different macro types for any I/O standard or feature that determine the required VCCI and
VREF voltages for an I/O. The generic buffer macros require the LVTTL standard with slow slew rate and
24 mA-drive strength. LVTTL can support high slew rate but this should only be used for critical signals.
Most of the macro symbols represent variations of the six generic symbol types:
CLKBUF: Clock Buffer
HCLKBUF: Hardwired Clock Buffer
INBUF: Input Buffer
OUTBUF: Output Buffer
TRIBUF: Tristate Buffer
BIBUF: Bidirectional Buffer
Other macros include the following:
Differential I/O standard macros: The LVDS and LVPECL macros either have a pair of differential
inputs (e.g. INBUF_LVDS) or a pair of differential outputs (e.g. OUTBUF_LVPECL).
Pull-up and pull-down variations of the INBUF, BIBUF, and TRIBUF macros. These are available
only with TTL and LVCMOS thresholds. They can be used to model the behavior of the pull-up
and pull-down resistors available in the architecture. Whenever an input pin is left unconnected,
the output pin will either go high or low rather than unknown. This allows users to leave inputs
unconnected without having the negative effect on simulation of propagating unknowns.
DDR_REG macro. It can be connected to any I/O standard input buffers (i.e. INBUF) to
implement a double data rate register. Designer software will map it to the I/O module in the same
way it maps the other registers to the I/O module.
Figure 2-6
DDR Register
DQR
QF
D
CLR
PSET
CLK
相關PDF資料 |
PDF描述 |
|---|---|
| RW2-483.3S/H2/B | CONV DC/DC 2W 36-72VIN 3.3VOUT |
| EP4CE55F23C7N | IC CYCLONE IV E FPGA 56K 484FBGA |
| TPSC226K020H0400 | CAP TANT 22UF 20V 10% 2312 |
| TPSC156K035H0450 | CAP TANT 15UF 35V 10% 2312 |
| 9-1624112-0 | INDUCTOR .22UH 5% 0603 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| AX500-FG676 | 功能描述:IC FPGA AXCELERATOR 500K 676FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Axcelerator 標準包裝:40 系列:SX-A LAB/CLB數:6036 邏輯元件/單元數:- RAM 位總計:- 輸入/輸出數:360 門數:108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
| AX500-FG676I | 功能描述:IC FPGA AXCELERATOR 500K 676FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Axcelerator 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數:9360 邏輯元件/單元數:149760 RAM 位總計:6635520 輸入/輸出數:270 門數:- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
| AX500-FG676M | 制造商:Microsemi Corporation 功能描述:FPGA Axcelerator Family 286K Gates 5376 Cells 649MHz 0.15um Technology 1.5V 676-Pin FBGA 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 286K GATES 5376 CELLS 649MHZ 0.15UM 1.5V 67 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 336 I/O 676FBGA |
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