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參數資料
| 型號： | AX500-FG484 |
| 廠商： | Microsemi SoC |
| 文件頁數： | 187/262頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA AXCELERATOR 500K 484FBGA |
| 標準包裝： | 40 |
| 系列： | Axcelerator |
| 邏輯元件/單元數： | 5376 |
| RAM 位總計： | 73728 |
| 輸入/輸出數： | 317 |
| 門數： | 500000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 484-BGA |
| 供應商設備封裝： | 484-FPBGA（23x23） |
| 其它名稱： | 1100-1152 AX500-FG484-ND |
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Detailed Specifications
2- 16
R e v i sio n 1 8
I/O Clusters
Each I/O cluster incorporates two I/O modules, four RX modules, two TX modules, and a buffer module.
In turn, each I/O module contains one Input Register (InReg), one Output Register (OutReg), and one
Enable Register (EnReg) (Figure 2-5).
Using an I/O Register
To access the I/O registers, registers must be instantiated in the netlist and then connected to the I/Os.
Usage of each I/O register (register combining) is individually controlled and can be selected/deselected
using the PinEditor tool in the Designer software. I/O register combining can also be controlled at the
device level, affecting all I/Os. Please note, the I/O register option is deselected by default in any given
design.4
In addition, Designer software provides a global option to enable/disable the usage of registers in the
I/Os. This option is design-specific. The setting for each individual I/O overrides this global option.
Furthermore, the global set fuse option in the Designer software, when checked, causes all I/O registers
to output logic High at device power-up.
Figure 2-5
I/O Cluster Interface
EnReg
DIN
YOUT
Y
DCIN
OutReg
DIN
YOUT
InReg
I/O Cluster
FPGA
Logic
Core
OEP
UOP
UIP
Programmable Delay
Slew Rate
I/O
OEN
UON
UIN
Drive Strength
P PAD
N PAD
Routed Input Track
Output Track
Routed Input Track
Output Track
Routed Input Track
Output Track
EnReg
DIN
YOUT
Y
DCIN
OutReg
DIN YOUT
InReg
Routed Input Track
Output Track
Programmable Delay
Slew Rate
I/O
Drive Strength
VREF
BSR
4.
Please note that register combining for multi fanout nets is not supported.
相關PDF資料 |
PDF描述 |
|---|---|
| RW2-483.3S/H2/B | CONV DC/DC 2W 36-72VIN 3.3VOUT |
| EP4CE55F23C7N | IC CYCLONE IV E FPGA 56K 484FBGA |
| TPSC226K020H0400 | CAP TANT 22UF 20V 10% 2312 |
| TPSC156K035H0450 | CAP TANT 15UF 35V 10% 2312 |
| 9-1624112-0 | INDUCTOR .22UH 5% 0603 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| AX500-FG484M | 制造商:Microsemi Corporation 功能描述:FPGA Axcelerator Family 286K Gates 5376 Cells 649MHz 0.15um (CMOS) Technology 1.5V 484-Pin FBGA 制造商:Microsemi Corporation 功能描述:FPGA Axcelerator Family 286K Gates 5376 Cells 649MHz 0.15um Technology 1.5V 484-Pin FBGA 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 286K GATES 5376 CELLS 649MHZ 0.15UM 1.5V 48 - Trays 制造商:Microsemi SOC Products Group 功能描述:FPGA AXCELERATOR 286K GATES 5376 CELLS 649MHZ 0.15UM 1.5V 48 - Trays |
| AX500-FG676 | 功能描述:IC FPGA AXCELERATOR 500K 676FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Axcelerator 標準包裝:40 系列:SX-A LAB/CLB數:6036 邏輯元件/單元數:- RAM 位總計:- 輸入/輸出數:360 門數:108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
| AX500-FG676I | 功能描述:IC FPGA AXCELERATOR 500K 676FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Axcelerator 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數:9360 邏輯元件/單元數:149760 RAM 位總計:6635520 輸入/輸出數:270 門數:- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
| AX500-FG676M | 制造商:Microsemi Corporation 功能描述:FPGA Axcelerator Family 286K Gates 5376 Cells 649MHz 0.15um Technology 1.5V 676-Pin FBGA 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 286K GATES 5376 CELLS 649MHZ 0.15UM 1.5V 67 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 336 I/O 676FBGA |
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