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參數資料
| 型號： | AX500-FG484 |
| 廠商： | Microsemi SoC |
| 文件頁數： | 256/262頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA AXCELERATOR 500K 484FBGA |
| 標準包裝： | 40 |
| 系列： | Axcelerator |
| 邏輯元件/單元數： | 5376 |
| RAM 位總計： | 73728 |
| 輸入/輸出數： | 317 |
| 門數： | 500000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 484-BGA |
| 供應商設備封裝： | 484-FPBGA（23x23） |
| 其它名稱： | 1100-1152 AX500-FG484-ND |
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Axcelerator Family FPGAs
Re vi s i on 18
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CLK1 and CLK2
Both PLL outputs, CLK1 and CLK2, can be used to drive a global resource, an adjacent PLL RefCLK
input, or a net in the FPGA core. Not all drive combinations are possible (Table 2-81).
Restrictions on CLK1 and CLK2
When both are driving global resources, they must be driving the same type of global resource
(i.e. either HCLK or CLK).
Only one can drive a routed net at any given time.
Table 2-82 and Table 2-83 specify all the possible CLK1 and CLK2 connections for the north and south
PLLs. HCLK1 and HCLK2 are used to denote the different HCLK networks when two are being driven at
the same time by a single PLL (Note that HCLK1 is the primary clock resource associated with the PLL,
and HCLK2 is the clock resource associated with the adjacent PLL). Likewise, CLK1 and CLK2 are used
to denote the different CLK networks when two are being driven at the same time by a single PLL
Table 2-81 PLL General Connections Rules
CLK1
CLK2
HCLK
CLK
HCLK
Routed net output
HCLK
NONE
HCLK
CLK
NONE
CLK
Note:
The PLL outputs remain Low when REFCLK is constant (either Low or High).
Table 2-82 North PLL Connections
CLK1
CLK2
HCLK1
Routed net
HCLK1
Unused
HCLK2
HCLK1
HCLK2
Routed net
HCLK2
Both HCLK1 and routed net
HCLK2
Unused
HCLK1
Unused
Routed net
Unused
Both HCLK1 and routed net
Unused
Routed net
HCLK1
Routed net
Unused
Both HCLK1 and HCLK2
Routed net
Both HCLK1 and HCLK2
Unused
Both HCLK1 and routed net
Unusable
Both HCLK2 and routed net
HCLK1
Both HCLK2 and routed net
Unused
HCLK1, HCLK2, and routed net
Unusable
Note:
Designer software currently does not support all of these connections. Only exclusive connections
where one output connects to a single net are supported at this time (e.g.CLK1 driving HCLK1,
and HCLK2 is not supported).
相關PDF資料 |
PDF描述 |
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| TPSC226K020H0400 | CAP TANT 22UF 20V 10% 2312 |
| TPSC156K035H0450 | CAP TANT 15UF 35V 10% 2312 |
| 9-1624112-0 | INDUCTOR .22UH 5% 0603 |
相關代理商/技術參數 |
參數描述 |
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| AX500-FG676I | 功能描述:IC FPGA AXCELERATOR 500K 676FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Axcelerator 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數:9360 邏輯元件/單元數:149760 RAM 位總計:6635520 輸入/輸出數:270 門數:- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
| AX500-FG676M | 制造商:Microsemi Corporation 功能描述:FPGA Axcelerator Family 286K Gates 5376 Cells 649MHz 0.15um Technology 1.5V 676-Pin FBGA 制造商:Microsemi Corporation 功能描述:FPGA AXCELERATOR 286K GATES 5376 CELLS 649MHZ 0.15UM 1.5V 67 - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 336 I/O 676FBGA |
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