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參數資料
| 型號： | MC68302PV16V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, PQFP144 |
| 封裝： | TQFP-144 |
| 文件頁數： | 113/480頁 |
| 文件大小： | 1815K |
| 代理商： | MC68302PV16V |
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System Integration Block (SIB)
MOTOROLA
MC68302 USER’S MANUAL
3-63
pendix A SCC Performance). Also, the minimum 1:2.5 serial to
CLKO clock ratio must be maintained at all times.
The following list gives a step-by-step example of how to achieve the lowest possible power
using an external clock. For this example, an external wakeup signal is issued to the PB11
pin to exit the lowest power mode.
1. Set the lower byte of the SCR (location $F7) to $A0. This sets the LPREC bit and the
LPEN bits only.
2. Disable all interrupts except PB11 in the IMR.
3. Turn off any unneeded peripherals, such as the SCCs, by clearing the ENR and ENT
bits. Also, turn off any unneeded baud rate generators by setting the EXTC bits in the
SCON registers. This procedure can save as much as 4 mA per SCC at 16.67 MHz.
(EXTC is cleared by default on after reset.)
4. Start off a timer now to toggle a TOUT pin in approximately 20 clocks. Do not wait for
this to occur, but continue on to the next step.
5. Execute the STOP instruction. The IMP is now safely in the lowest power mode.
6. Use the toggled TOUT pin to switch the EXTAL clock rate to approximately 50 kHz.
Ensure no glitches occur on the EXTAL signal which exceed the maximum clock fre-
quency.
7. Power consumption is now the lowest.
8. A wakeup signal comes from the system.
9. The wakeup signal switches the clock frequency back to the 8–16.67-MHz range and
pulls the PB11 pin low. These two events can happen simultaneously.
10.The IMP generates the PB11 interrupt, and a M68000 core reset is generated.
11.After the IMP is reset, software processing continues from the exception vector table
reset vector address. The M68000 is reset, but the rest of the IMP retains its state.
The low-power logic uses eight bits in the SCR.
LPCD4–LPCD0—Low-power Clock Divider Selects
The low-power clock divider select bits (LPCD4—LPCD0) specify the divide ratio of the
low-power clock divider equal to LPCD4—LPCD0 + 1. The system clock is divided by 2,
then divided by the clock divider value (1 to 32). Thus, a divide ratio of 2 to 64 (LPCD4—
LPCD0 0 to 31) can be selected. After a system reset, these bits default to zero.
LPEN—Low-power Enable
0 = The low-power modes are disabled.
1 = The low-power modes are enabled.
After a system reset, this bit defaults to zero to disable the low-power modes.
相關PDF資料 |
PDF描述 |
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