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參數(shù)資料
| 型號(hào)： | MC68302PV16V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, PQFP144 |
| 封裝： | TQFP-144 |
| 文件頁數(shù)： | 148/480頁 |
| 文件大?。?/td> | 1815K |
| 代理商： | MC68302PV16V |
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Communications Processor (CP)
4-28
MC68302 USER’S MANUAL
MOTOROLA
If RTS is programmed to be asserted by the SCC, it will be asserted once buffered data is
loaded into the transmit FIFO and a falling TCLK edge occurs. The following table shows
the transmit data delays.
NOTES:
1.RTS low values assume CTS is already asserted when RTS is asserted.
2.CTS low values assume CTS met the asynchronous setup time;
otherwise, an additional clock may be added.
RTS is negated by the SCC one clock after the last bit in the frame. Figure 4-13 shows a
diagram of synchronous mode timing from RTS low. Figure 4-14 shows a diagram of syn-
chronous mode timing delays from CTS low.
The SCC samples CTS on the every rising edge of the TCLK. If CTS is negated when RTS
is asserted, a CTS lost error occurs. If a synchronous protocol is used, the transmit data will
be aborted after four additional bits are transmitted. If an asynchronous protocol is used, the
transmit data will be aborted after three additional bits are transmitted. See the transmit error
section of each protocol for further details and steps to be taken following a CTS lost error.
The SCC latches its first bit of valid receive data on the same clock edge (rising RCLK) that
samples CD as low. The only exception is when the EXSYN bit is set in the SCC mode reg-
ister for the BISYNC and Transparent protocols.
If CD is negated during frame reception, a CD lost error occurs and the SCC will quit receiv-
ing data within four additional bit times. At this point, any residue of bits less than 8 bits (or
16 bits in HDLC or transparent modes) will be discarded and not written to memory. Thus,
the last bit written to memory will be within plus or minus four bit times from the point at which
CD was negated.
NOTE
The CTS lost error and CD lost error (with CTS and CD under
automatic control) is not intended to implement a flow control
method in the UART protocol. The software operation of the
DIAG1–DIAG0 bits should be chosen if UART flow control is de-
sired, with transmission being temporarily suspended by the
FRZ bit in the UART event register. CTS lost and CD lost, as de-
fined here, are intended to implement the aborting of transmis-
sion and reception as defined in many synchronous protocols.
01 = Loopback mode
In this mode, the transmitter output is internally connected to the receiver input
while the receiver and the transmitter operate normally. The value on the RXD pin
is ignored. For the NMSI2 and NMSI3 pins, the TXD pin may be programmed to
either show the transmitted data or not show the data by programming port A par-
Table 4-5. Transmit Data Delay (TCLK Periods)
Protocol Type
From
RTS Low
From
CTS Low
Asynchronous Protocols (16x clock)
Synchronous Protocols (1
x
clock)
0
1
48
3.5
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68302PV20 | Integrated Multiprotocol Processor User’s Manual |
| MC68302RC20 | Integrated Multiprotocol Processor User’s Manual |
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參數(shù)描述 |
|---|---|
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| MC68302PV25C | 功能描述:IC MPU MULTI-PROTOCOL 144-LQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標(biāo)準(zhǔn)包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點(diǎn):- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應(yīng)商設(shè)備封裝:357-PBGA（25x25） 包裝:托盤 |
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