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參數資料
| 型號： | MC68302PV16V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, PQFP144 |
| 封裝： | TQFP-144 |
| 文件頁數： | 117/480頁 |
| 文件大小： | 1815K |
| 代理商： | MC68302PV16V |
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System Integration Block (SIB)
MOTOROLA
MC68302 USER’S MANUAL
3-67
to the DRAM bank. The PAL generates the RAS and CAS lines for the DRAM chips and con-
trols the address multiplexing in the external address buffers. One of the MC68000 chip-se-
lect lines can be used as the DRAM bank enable signal, if desired.
The refresh operation is a byte read operation. Thus, UDS or LDS will be asserted from the
MC68302, but not both. A refresh to an odd address will assert LDS; whereas, a refresh to
an even address will assert UDS.
Figure 3-13. DRAM Control Block Diagram
3.10.2 DRAM Refresh Controller Bus Timing
The DRAM refresh controller bus cycles are actually SDMA byte read accesses (see 4.2
SDMA Channels for more details). All timings, signals, and arbitration characteristics of
SDMA accesses apply to the DRAM refresh controller accesses. For example, DRAM re-
fresh cycles activate the BCLR signal, just like the SDMA. Note that the function code bits
may be used to distinguish DRAM refresh cycles from SDMA cycles, if desired.
A bus error on a DRAM refresh controller access causes the BERR channel number at offset
BASE + $67C to be written with a $0001. This is also the value written if the SCC1 receive
SDMA channel experiences a bus error; thus, these two sources cannot be distinguished
upon a bus error. The DRAM refresh SDMA channel and SCC1 receive SDMA channel are
separate and independent in all other respects.
3.10.3 Refresh Request Calculations
A typical 1-Mbyte DRAM needs one refresh cycle every 15.625
μ
s. The DRAM refresh con-
troller is configured to execute one refresh cycle per request; thus, the PB8 pin should see
a high-to-low transition every 15.625
μ
s. This is once every 260 cycles for a 16.67-MHz
clock. Note that one refresh per request minimizes the speed loss on the SCC channels.
MC68302
PAL
ADDRESS
CONTROL
DRAM
BANK
BUFFERS
MUX
ADDRESS
CONTROL
DATA
PB8
TOUT OR BRG
相關PDF資料 |
PDF描述 |
|---|---|
| MC68302PV20 | Integrated Multiprotocol Processor User’s Manual |
| MC68302RC20 | Integrated Multiprotocol Processor User’s Manual |
| MC68302RC25 | Integrated Multiprotocol Processor User’s Manual |
| MC68302AD | Integrated Multiprotocol Processor with PCMCIA |
| MC68302UM | Integrated Multiprotocol Processor with PCMCIA |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68302PV16VC | 功能描述:IC MPU MULTI-PROTOCOL 144-LQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點:- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應商設備封裝:357-PBGA（25x25） 包裝:托盤 |
| MC68302PV20 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Multiprotocol Processor User’s Manual |
| MC68302PV20C | 功能描述:IC MPU MULTI-PROTOCOL 144-LQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點:- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應商設備封裝:357-PBGA（25x25） 包裝:托盤 |
| MC68302PV25C | 功能描述:IC MPU MULTI-PROTOCOL 144-LQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點:- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應商設備封裝:357-PBGA（25x25） 包裝:托盤 |
| MC68302PV33C | 功能描述:IC MPU NETWORK 33MHZ 144-LQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點:- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應商設備封裝:357-PBGA（25x25） 包裝:托盤 |
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