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參數資料
型號: MC68302PV16V
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: Integrated Multiprotocol Processor User’s Manual
中文描述: RISC PROCESSOR, PQFP144
封裝: TQFP-144
文件頁數: 322/480頁
文件大小: 1815K
代理商: MC68302PV16V
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Electrical Characteristics
6-34
MC68302 USER’S MANUAL
MOTOROLA
6.21 AC ELECTRICAL SPECIFICATIONS—PCM TIMING
There are two sync types:
Short Frame—Sync signals are one clock cycle prior to the data
Long Frame—Sync signals are N-bits that envelope the data
,
N > 0; see Figure 6-22
and Figure 6-23).
NOTES:
1. The ratio CLK/L1CLK must be greater than 2.5/1.
2. L1TxD becomes valid after the L1CLK rising edge or the sync enable, whichever is later, if long frames are used.
This note should only be used if the user can guarantee that only one sync pin (L1SY0 and L1SY1) is changed
simultaneously in the selection and de-selection of the desired PCM channel time slot. A safe example of this is
using only PCM CH-1. Another example is using CH-1 and CH-2 only, where CH-1 and CH-2 are not contiguous on
the PCM highway.
3. Specification valid for both sync methods.
4. Where P = 1/CLKO. Thus, for a 16.67-MHz CLKO rate, P = 60 ns.
16.67 MHz
20 MHz
25 MHz
Num.
Characteristic
Min
Max
Min
Max
Min
Max
Unit
300
L1CLK (PCM Clock) Frequency (see Note
1)
6.66
8.0
10.0
MHz
301
L1CLK Width Low
55
45
37
ns
301A
L1CLK Width High (see Note 4)
P+10
P+10
P+10
ns
302
L1SY0–L1SY1 Setup Time to L1CLK
Rising Edge
0
0
0
ns
303
L1SY0–L1SY1 Hold Time from L1CLK
Falling Edge
40
33
27
ns
304
L1SY0–L1SY1 Width Low
1
1
1
L1CLK
305
Time Between Successive Sync Signals
(Short Frame)
8
8
8
L1CLK
306
L1TxD Data Valid after L1CLK Rising Edge
(see Note 2)
0
70
0
60
0
47
ns
307
L1TxD to High Impedance (from L1CLK
Rising Edge)
0
50
0
42
0
34
ns
308
L1RxD Setup Time (to L1CLK Falling
Edge) (see Note 3)
20
17
14
ns
309
L1RxD Hold Time (from L1CLK Falling
Edge) (see Note 3)
50
42
34
ns
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