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參數資料
| 型號： | MC68302PV16V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, PQFP144 |
| 封裝： | TQFP-144 |
| 文件頁數： | 247/480頁 |
| 文件大小： | 1815K |
| 代理商： | MC68302PV16V |
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Communications Processor (CP)
MOTOROLA
MC68302 USER’S MANUAL
4-127
transparent synchronization. Transparent synchronization gives the user bit-level control
over when the transmission and reception can begin.
The method of synchronization is controlled by the DIAG1–DIAG0 bits in the SCM, the EX-
SYN bit in the SCM, and, in some cases, the data synchronization register (DSR). The re-
sulting timing is dependent on the physical interface chosen.
NOTE
See D.8 Using the MC68302 Transparent Mode for timing dia-
grams and additional details concerning mode.
Five ways exist to achieve transparent synchronization.
1. With the physical interface in the NMSI mode, the SCC may be configured with the EX-
SYN bit set, and the DIAG1–DIAG0 bits set to software operation. In this case, the
CTS pin is ignored, and the CD pin is used to control both transmission and reception.
For the transmitter, once RTS is asserted and the transmitter samples CD as low, the
transmission will begin after a fixed 6.5 transmit clock delay. For the receiver, the first
valid bit of data received occurs one bit prior to the receive clock that sampled CD as
low. Note that CD is sampled on a rising TCLK for the transmitter and a rising RCLK
for the receiver.
Once CD is sampled as low by the receiver and transmitter, further toggling of CD will
have no effect since synchronization has already been achieved.
2. With the physical interface in NMSI mode, the SCC may be configured with the EX-
SYN bit cleared and the DIAG1–DIAG0 bits set to software operation. For the trans-
mitter, the transmission will begin without any synchronization. For the receiver,
reception will begin as soon as the receive data pattern matches the SYN1–SYN2 pat-
tern programmed into the DSR. Thus, the receiver uses an in-line synchronization
method.
3. If case 2 is used but the DIAG1–DIAG0 bits are set to normal operation, then the nor-
mal operation characteristics as described in the SCM register also apply. The trans-
mitter will be controlled by the CTS pin, and the receiver will wait for the SYN1–SYN2
pattern once the CD pin is detected as low.
NOTE
In cases 2 and 3 above, the SYN2 character is written into the
receive data buffer.
4. With the physical interface configured for PCM highway mode, the SCC may be con-
figured with the EXSYN bit set and the DIAG1–DIAG0 bits set to either software oper-
ation or normal operation. In this case, the L1SY1–L1SY0 pins carry out the
synchronization. For the transmitter, once data is preloaded into the transmit FIFO, the
rising edge of the L1SY1–L1SY0 pins will cause a transmission to occur. This trans-
mission will be comprised of one leading $FF byte, followed by the first bit of the trans-
mit buffer. For the receiver, reception will begin at the beginning of a time slot.
相關PDF資料 |
PDF描述 |
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| MC68302PV20 | Integrated Multiprotocol Processor User’s Manual |
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參數描述 |
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