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參數資料
| 型號： | MC68EN360ZP25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, PBGA357 |
| 封裝： | BGA-357 |
| 文件頁數： | 303/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360ZP25 |
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System Integration Module (SIM60)
MOTOROLA
MC68360 USER’S MANUAL
6-59
When there are external masters on the system bus, an external multiplexer should be used
for the DRAM banks that are accessed by the external masters. The DRAM controller pro-
vides this timing with the AMUX line.
The DRAM controller supports byte-level parity for any DRAM bank.
The DRAM controller use CAS-before-RAS refresh cycles. The refresh cycles are timed
using a dedicated refresh timer. The refresh operation can be disabled.
The DRAM controller supports normal access mode and several fast access modes:
Normal Access Mode. In this mode, each access to DRAM is handled independently
using conventional DRAM timing.
Page Mode. In this mode, the DRAM controller first establishes a constant row address,
and then strobes a series of column addresses into the DRAM. The DRAM controller
strobes both a row and a column address into the DRAM on the first access, but from
that point on, it strobes only column addresses into the DRAM during access periods to
the same DRAM page. After each access, the CAS signal is negated. The RAS line re-
mains asserted until a different DRAM bank is accessed.
NOTE
This mode is not supported for external MC68040 masters.
Burst Mode. In this mode, the DRAM controller detects the MC68EC040 line transfer
and strobes both a row and a column address into the DRAM on the first access, but
from that point on, it strobes only column addresses into the DRAM. For this access,
the DRAMC internally generates address lines 2 and 3 on the BADD3–BADD2 pins.
NOTE
Burst mode is supported for the MC68XX040 type master only.
During all DRAM accesses, RAS, CAS, R/W and DSACK/TA are valid signals. The following
paragraphs detail the operation of each DRAM controller access type.
Table 6-8. Address Multiplexing
Address Lines (32-Bit Port)
Address Lines (16-Bit Port)
Physical Address
Physical Address
DRAM Size
Column
Row
DRAM Address
Column
Row
DRAM Address
128K
A2–9
A10–18
A2–10
A1–8
A9–17
A1–9
256K
A2–10
A11–19
A2–10
A1–9
A10–18
A1–9
512K
A2–10
A11–20
A2–11
A1–9
A10–19
A1–10
1M
A2–11
A12–21
A2–11
A1–10
A11–20
A1–10
2M
A2–11
A12–22
A2–12
A1–10
A11–21
A1–11
4M
A2–12
A13–23
A2–12
A1–11
A12–22
A1–11
8M
A2–12
A13–24
A2–13
A1–11
A12–23
A1–12
16M
A2–13
A14–25
A2–13
A1–12
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A1–12
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