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參數資料
| 型號： | MC68EN360ZP25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, PBGA357 |
| 封裝： | BGA-357 |
| 文件頁數： | 513/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360ZP25 |
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Serial Communication Controllers (SCCs)
MOTOROLA
MC68360 USER’S MANUAL
7-189
is desired, set the RINV and TINV bits.
26.Set the PSMR4 to $0000 to configure one opening and one closing flag, 16-bit
CCITT-CRC, and prevention of multiple frames in the FIFO.
27.Write $00000030 to GSMR_L4 to enable the SCC4 transmitter and receiver. This
additional write ensures that the ENT and ENR bits will be enabled last.
NOTE
After 5 bytes and CRC have been transmitted, the Tx BD is
closed. Additionally, the receive buffer is closed after a frame is
received. Any additional receive data beyond 256 bytes or a sin-
gle frame will cause a busy (out-of-buffers) condition since only
one Rx BD was prepared.
7.10.17.15 SCC HDLC EXAMPLE #2.
The following is an initialization sequence for an
SCC HDLC channel that uses the DPLL in a Manchester encoding. The user provides
a clock that is 16x the desired bit rate, on the CLK7 pin. CLK7 is then connected to the
HDLC transmitter and receiver. (A baud rate generator could have been used instead,
if desired). SCC4 is used. The HDLC controller is configured with the RTS4, CTS4, and
CD4 pins active.
1. Follow all the steps in the HDLC Example #1, until the step where the GSMR is initial-
ized.
2. Write $00000000 to GSMR_H4 to enable normal behavior of the CTS and CD pins,
and idles between frames (as opposed to flags).
3. Write $004AA400 to GSMR_L4 to configure carrier sense always active, a 16-bit pre-
amble of "01" pattern, 16x operation of the DPLL for the receiver and transmitter,
Manchester encoding for the receiver and transmitter, the CTS and CD pins to auto-
matically control transmission and reception (DIAG bits), and the HDLC mode. Notice
that the transmitter (ENT) and receiver (ENR) have not been enabled yet.
4. Set the PSMR4 to $0000 to configure one opening and one closing flag, 16-bit CCITT-
CRC, and not allowing multiple frames in the FIFO.
5. Write $004AA430 to GSMR_L4 to enable the SCC4 transmitter and receiver. This ad-
ditional write ensures that the ENT and ENR bits will be enabled last.
NOTE
After the preamble and 5 bytes have been transmitted, the Tx
BD is closed. Additionally, the receive buffer is closed after 16
bytes have been received. Any additional receive data beyond
16 bytes will cause a busy (out-of-buffers) condition since only
one Rx BD was prepared.
7.10.18 HDLC Bus Controller
HDLC bus is an enhancement of HDLC that allows an HDLC-based LAN and other HDLC
point-to-multipoint configurations to be easily implemented. Most versions of HDLC-based
controllers only provide point-to-point communications.
相關PDF資料 |
PDF描述 |
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