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參數資料
型號: MC68EN360ZP25
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: QUad Integrated Communications Controller Users Manual
中文描述: 32-BIT, 25 MHz, RISC MICROCONTROLLER, PBGA357
封裝: BGA-357
文件頁數: 368/962頁
文件大小: 2817K
代理商: MC68EN360ZP25
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IDMA Channels
7-44
MC68360 USER’S MANUAL
MOTOROLA
IMB bus masters request bus ownership on a per-cycle basis. Thus, on each bus cycle, the
IMB is given to the highest priority bus master requesting the bus. External bus masters may
also request the bus and obtain priority over the internal bus masters.
In addition, on the QUICC, interrupts may take priority over bus masters. Thus, another con-
dition for the IDMA to obtain the bus is for the interrupt service level on the IMB to be less
than or equal to the interrupt service mask (ISM bits) in the ICCR.
If the CPU32+ is enabled, the IDMA bus arbitration sequence is like that shown in Figure 7-
12. The BR, BG, and BGACK signals are not affected during the arbitration sequence. The
only external indication of an IDMA bus request is the bus clear out (BCLRO) pin. BCLRO
is only available externally if programmed in the SIM60 port E pin assignment register. Addi-
tionally, BCLRO is only asserted if the IDMA ID for that channel is greater than the value
programmed into the BCLROID2-BCLROID0 bits in the SIM60 module configuration regis-
ter. BCLRO can be used to clear off an external bus master from the external bus, if desired.
For instance, BCLRO can be connected through logic to the external master’s HALT signal,
and then negated externally when the external master’s AS signal is negated. BCLRO is
negated during S2 of the final IDMA bus cycle before it relinquishes the bus.
Figure 7-12. IDMA Bus Arbitration (Normal Operation)
AS
(OUTPUT)
DSACKx
(I/O)
S0
S2
S4
S0
S2
S4
S0
S2
S4
S0
DREQx
(INPUT)
DACKx
(OUTPUT)
IDMA WRITE
OTHER CYCLE
NOTES:
1. The BCLRO signal is only asserted if the IDMA bus arbitration ID is greater than
the BCLROID2–BCLROID0 bits in the SIM60 module configuration register.
2. Note that the BR, BG, and BGACK signals are not affected by the IDMA bus arbi-
tration process if the CPU32+ is enabled.
CLKO1
IDMA READ
DREQ SAMPLED
LOW
BCLRO
(OUTPUT)
BR
(INPUT)
BG
(OUTPUT)
BGACK
(I/O)
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PDF描述
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參數描述
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MC68EN360ZP33L 功能描述:IC MPU QUICC 32BIT 33MHZ 357PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點:- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA,FCBGA 供應商設備封裝:783-FCPBGA(29x29) 包裝:托盤
MC68EN360ZQ25L 功能描述:微處理器 - MPU QUICC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324
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