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參數資料
| 型號： | MC68EN360ZP25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, PBGA357 |
| 封裝： | BGA-357 |
| 文件頁數： | 508/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360ZP25 |
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Serial Communication Controllers (SCCs)
7-184
MC68360 USER’S MANUAL
MOTOROLA
TC—Tx CRC
This bit is valid only when the L-bit is set; otherwise, it is ignored.
0 = Transmit the closing flag after the last data byte. This setting can be used for test-
ing purposes to send a bad CRC after the data.
1 = Transmit the CRC sequence after the last data byte.
CM—Continuous Mode
0 = Normal operation.
1 = The R-bit is not cleared by the CP after this BD is closed, allowing the associated
data buffer to be retransmitted automatically when the CP next accesses this BD.
However, the R-bit will be cleared if an error occurs during transmission, regard-
less of the CM bit.
The following status bits are written by the HDLC controller after it has finished transmitting
the associated data buffer.
UN—Underrun
The HDLC controller encountered a transmitter underrun condition while transmitting the
associated data buffer.
CT—CTS Lost
CTS in NMSI mode or layer 1 grant was lost in GCI mode during frame transmission. If
data from more than one buffer is currently in the FIFO when this error occurs, this bit will
be set in the Tx BD that is currently open.
Data Length
The data length is the number of bytes the HDLC controller should transmit from this BD’s
data buffer. It is never modified by the CP. The value of this field should be greater than
zero.
Tx Data Buffer Pointer
The transmit buffer pointer, which contains the address of the associated data buffer, may
be even or odd. The buffer may reside in either internal or external memory. This value is
never modified by the CP.
7.10.17.11 HDLC EVENT REGISTER (SCCE).
The SCCE is called the HDLC event regis-
ter when the SCC is operating as an HDLC controller. It is a 16-bit register used to report
events recognized by the HDLC channel and to generate interrupts. On recognition of an
event, the HDLC controller will set the corresponding bit in the HDLC event register. Inter-
rupts generated by this register may be masked in the HDLC mask register. An example of
interrupts that may be generated in the HDLC protocol is shown in Figure 7-53.
相關PDF資料 |
PDF描述 |
|---|---|
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| MC68MH360CRC25 | QUad Integrated Communications Controller Users Manual |
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| MC68MH360FE33 | QUad Integrated Communications Controller Users Manual |
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相關代理商/技術參數 |
參數描述 |
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