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參數(shù)資料
| 型號： | MC68EN360ZP25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, PBGA357 |
| 封裝： | BGA-357 |
| 文件頁數(shù)： | 699/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360ZP25 |
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CPM Interrupt Controller (CPIC)
MOTOROLA
MC68360 USER’S MANUAL
7-375
Figure 7-100. Interrupt Request Masking
7.15.4 Interrupt Vector Generation and Calculation
Pending unmasked CPM interrupts are presented to the CPU32+ core in order of priority.
The CPU32+ core responds to an interrupt request by initiating an interrupt acknowledge
cycle to receive a vector number, which allows the core to locate the interrupt’s service rou-
tine. For CPM interrupts, the CPIC passes an interrupt vector corresponding to the highest
priority, unmasked, pending interrupt. The CPM always generates a vector during an inter-
rupt acknowledge cycle at its interrupt level, regardless of whether the QUICC is in normal
mode or slave mode.
The three MSBs of the interrupt vector number are programmed by the user in the CIMR.
These three bits are concatenated with five bits generated by the CPIC to provide an 8-bit
vector number to the CPU32+ core. The CPIC’s encoding of the five low-order bits of the
interrupt vector is listed in Table 7-22.
Note that the interrupt vector table is the same as the CPM interrupt priority table except for
two differences. First, the lower five bits of the SCC vectors are fixed; they are not affected
by the SCC group or spread mode or the relative priority order of the SCCs. Second, an error
SCCE
EVENT
BIT
SCCM
MASK
BIT
13 INPUT
OR
(13 EVENT BITS)
CIPR
CIMR
MASK
BIT
28 INPUT
OR
(28 CIPR BITS)
REQUEST
TO THE IMB
AT THE
LEVEL
SPECIFIED
IN IRL2–IRL0
IN THE CICR.
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PDF描述 |
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| MC68EN360ZP25LR2 | 功能描述:IC MPU QUICC 32BIT 25MHZ 357PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點:- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:783-FCPBGA（29x29） 包裝:托盤 |
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