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參數資料
| 型號： | MC68EN360ZP25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, PBGA357 |
| 封裝： | BGA-357 |
| 文件頁數： | 402/962頁 |
| 文件大?。?/td> | 2817K |
| 代理商： | MC68EN360ZP25 |
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Serial Interface with Time Slot Assigner
7-78
MC68360 USER’S MANUAL
MOTOROLA
ENb—Enable Channel b
0 = Channel b is disabled. The SI RAMs and TDM routing are in a state of reset, but
all other SI functions still operate.
1 = The SI is enabled.
ENa—Enable Channel a
0 = Channel a is disabled. The SI RAMs and TDM routing are in a state of reset, but
all other SI functions still operate.
1 = The SI is enabled.
RDM1–RDM0—RAM Division Mode
These bits define the RAM division mode and the number of multiplexed channels sup-
ported in the SI.
00 = The SI supports one TDM channel with 64 entries for receive routing and 64 en-
tries for transmit routing.
01 = The SI supports one TDM channel with 32 entries for receive routing and 32 en-
tries for transmit routing. There are an additional 32 shadow entries for the receive
routing and 32 shadow entries for transmit routing that may be used to dynami-
cally change the routing.
10 = The SI supports two TDM channels with 32 entries for the receive routing and 32
entries for transmit routing for each of the two TDMs.
11 = The SI supports two TDM channels with 16 entries for receive routing and 16 en-
tries for transmit routing for each channel. There are an additional 16 shadow en-
tries for receive routing and 16 shadow entries for transmit routing that may be
used to dynamically change the channel routing.
NOTE
TSAa must be used in RDM1—0 if 00 or 01 setting is desired.
7.8.5.2 SI MODE REGISTER (SIMODE).
The 32-bit SIMODE defines the SI operation
modes. This register allows the user (in conjunction with the SI RAM) to support any or all
of the ISDN channels independently when in IDL or GCI (IOM-2) mode. Any extra SCC
channel can then be used for other purposes in NMSI mode. SIMODE appears to the user
as a memory-mapped, read-write register and is cleared at reset.
SMCx—SMCx Connection
0 = NMSI mode. The clock source is determined by the SMCxCS bit, and the data
comes from a dedicated pin (SMTXD1 and SMRXD1 for SMC1 or SMTXD2 and
SMRXD2 for SMC2) in the NMSI.
1 = SMCx is connected to the multiplexed SI (TDM channel).
31
30
29
28
27
26
25
24
23
22
21
20
CEb
4
CEa
19
FEb
3
FEa
18
GMb
2
GMa
17
16
SMC2
15
SMC1
SMC2CS
13
SMC1CS
SDMb
RFSDb
DSCb
7
DSCa
CRTb
6
CRTa
STZb
5
STZa
TFSDb
14
12
11
10
9
8
1
0
SDMa
RFSDa
TFSDa
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