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參數(shù)資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 144/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數(shù)： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設(shè)備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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5–82
Altera Corporation
Stratix II Device Handbook, Volume 1
April 2011
Duty Cycle Distortion
Here is an example for calculating the DCD in percentage for a DDIO
output on a row I/O on a -3 device:
If the input I/O standard is SSTL-2 and the DDIO output I/O standard is
SSTL-2 Class II, the maximum DCD is 60 ps (see Table 5–82). If the clock
frequency is 267 MHz, the clock period T is:
T = 1/ f = 1 / 267 MHz = 3.745 ns = 3745 ps
Calculate the DCD as a percentage:
(T/2 – DCD) / T = (3745ps/2 – 60ps) / 3745ps = 48.4% (for low
boundary)
(T/2 + DCD) / T = (3745 ps/2 + 60 ps) / 3745ps = 51.6% (for high
boundary)
Table 5–82. Maximum DCD for DDIO Output on Row I/O Pins Without PLL in the Clock Path for -3
Devices
Row DDIO Output I/O
Standard
Maximum DCD Based on I/O Standard of Input Feeding the DDIO Clock Port
(No PLL in Clock Path)
Unit
TTL/CMOS
SSTL-2
SSTL/HSTL
LVDS/
HyperTransport
Technology
3.3 & 2.5 V
1.8 & 1.5 V
2.5 V
1.8 & 1.5 V
3.3 V
3.3-V LVTTL
260
380
145
110
ps
3.3-V LVCMOS
210
330
100
65
ps
2.5 V
195
315
85
75
ps
1.8 V
150
265
85
120
ps
1.5-V LVCMOS
255
370
140
105
ps
SSTL-2 Class I
175
295
65
70
ps
SSTL-2 Class II
170
290
60
75
ps
SSTL-18 Class I
155
275
55
50
90
ps
1.8-V HSTL Class I
150
270
60
95
ps
1.5-V HSTL Class I
150
270
55
90
ps
LVDS/ HyperTransport
technology
180
ps
Notes to Table 5–82:
(1)
The information in Table 5–82 assumes the input clock has zero DCD.
(2)
The DCD specification is based on a no logic array noise condition.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| EP2S15F484I4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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