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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 441/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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5–12
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Differential I/O Termination
Synchronizer
The synchronizer is a 1-bit 6-bit deep FIFO buffer that compensates for
the phase difference between the recovered clock from the DPA circuit
and the diffioclk that clocks the rest of the logic in the receiver. The
synchronizer can only compensate for phase differences, not frequency
differences between the data and the receiver’s INCLK. An optional port,
RX_FIFO_RESET
, is available to the internal logic to reset the
synchronizer. The synchronizer is automatically reset when the DPA first
locks to the incoming data. Altera recommends using RX_FIFO_RESET
to reset the synchronizer when the DPA signals a loss-of-lock condition
beyond the initial locking condition.
Differential I/O
Termination
Stratix II and Stratix II GX devices provide an on-chip 100-differential
termination option on each differential receiver channel for LVDS and
HyperTransport standards. The on-chip termination eliminates the need
to supply an external termination resistor, simplifying the board design
and reducing reflections caused by stubs between the buffer and the
termination resistor. You can enable on-chip termination in the Quartus II
assignments editor. Differential on-chip termination is supported across
the full range of supported differential data rates.
f
For more information, refer to the High-Speed I/O Specifications section
of the DC & Switching Characteristics chapter in volume 1 of the Stratix II
Device Handbook or the High-Speed I/O Specifications section of the
DC & Switching Characteristics chapter in volume 1 of the Stratix II GX
Device Handbook.
Figure 5–11 illustrates on-chip termination.
Figure 5–11. On-Chip Differential Termination
On-chip differential termination is supported on all row I/O pins and on
clock pins CLK[0, 2, 8, 10]. The clock pins CLK[1, 3, 9, 11],
and FPLL[7..10]CLK, and the clocks in the top and bottom I/O banks
(CLK[4..7, 12..15]) do not support differential on-chip termination.
LVDS/HT
Transmitter
Stratix II Differential
Receiver with On-Chip
100
Ω Termination
RD
Z0 = 50 Ω
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
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相關代理商/技術參數 |
參數描述 |
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| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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