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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 187/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
1–3
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
Table 1–3 shows the enhanced PLL and fast PLL features in Stratix II and
Stratix II GX devices.
Figure 1–1 shows a top-level diagram of Stratix II device and PLL
locations. Figure 1–2 shows a top-level diagram of Stratix II device and
PLL locations. See “Clock Control Block” on page 1–86 for more detail on
PLL connections to global and regional clocks networks.
Table 1–3. Stratix II and Stratix II GX PLL Features
Feature
Enhanced PLL
Fast PLL
Clock multiplication and division
m/(n × post-scale counter) (1)
m/(n × post-scale counter) (2)
Phase shift
Down to 125-ps increments (3)
Clock switchover
vv (4)
PLL reconfiguration
vv
Reconfigurable bandwidth
vv
Spread-spectrum clocking
v
Programmable duty cycle
vv
Number of clock outputs per PLL (5)
64
Number of dedicated external clock outputs
per PLL
Three differential or six
single-ended
Number of feedback clock inputs per PLL
1 (7)
Notes to Table 1–3:
(1)
For enhanced PLLs, m and n range from 1 to 512 with 50% duty cycle. Post-scale counters range from 1 to 512 with
50% duty cycle. For non-50% duty-cycle clock outputs, post-scale counters range from 1 to 256.
(2)
For fast PLLs, n can range from 1 to 4. The post-scale and m counters range from 1 to 32. For non-50% duty-cycle
clock outputs, post-scale counters range from 1 to 16.
(3)
The smallest phase shift is determined by the voltage controlled oscillator (VCO) period divided by eight. The
supported phase-shift range is from 125 to 250 ps. Stratix II and Stratix II GX devices can shift all output
frequencies in increments of at least 45. Smaller degree increments are possible depending on the frequency and
divide parameters. For non-50% duty cycle clock outputs post-scale counters range from 1 to 256.
(4)
Stratix II and Stratix II GX fast PLLs only support manual clock switchover.
(5)
The clock outputs can be driven to internal clock networks or to a pin.
(6)
The PLL clock outputs of the fast PLLs can drive to any I/O pin to be used as an external clock output. For
high-speed differential I/O pins, the device uses a data channel to generate the transmitter output clock
(txclkout).
(7)
If the design uses external feedback input pins, you will lose one (or two, if fBIN is differential) dedicated output
clock pin.
相關PDF資料 |
PDF描述 |
|---|---|
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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