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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 546/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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7–38
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Active Serial Configuration (Serial Configuration Devices)
After all configuration bits are received by the Stratix II or Stratix II GX
device, it releases the open-drain CONF_DONE pin, which is pulled high
by an external 10-k resistor. Initialization begins only after the
CONF_DONE
signal reaches a logic high level. All AS configuration pins,
DATA0
, DCLK, nCSO, and ASDO, have weak internal pull-up resistors that
are always active. After configuration, these pins are set as input
tri-stated and are driven high by the weak internal pull-up resistors. The
CONF_DONE
pin must have an external 10-k pull-up resistor in order for
the device to initialize.
In Stratix II and Stratix II GX devices, the initialization clock source is
either the 10-MHz (typical) internal oscillator (separate from the active
serial internal oscillator) or the optional CLKUSR pin. By default, the
internal oscillator is the clock source for initialization. If the internal
oscillator is used, the Stratix II or Stratix II GX device provides itself with
enough clock cycles for proper initialization. You also have the flexibility
to synchronize initialization of multiple devices or to delay initialization
with the CLKUSR option. The Enable user-supplied start-up clock
(CLKUSR) option can be turned on in the Quartus II software from the
General
tab of the Device & Pin Options dialog box. When you Enable
the user supplied start-up clock option, the CLKUSR pin is the
initialization clock source. Supplying a clock on CLKUSR will not affect
the configuration process. After all configuration data has been accepted
and CONF_DONE goes high, CLKUSR is enabled after 600 ns. After this
time period elapses, Stratix II and Stratix II GX devices require 299 clock
cycles to initialize properly and enter user mode. Stratix II and
Stratix II GX devices support a CLKUSR fMAX of 100 MHz.
An optional INIT_DONE pin is available, which signals the end of
initialization and the start of user-mode with a low-to-high transition.
The Enable INIT_DONE Output option is available in the Quartus II
software from the General tab of the Device & Pin Options dialog box.
If the INIT_DONE pin is used, it will be high due to an external 10-k
pull-up resistor when nCONFIG is low and during the beginning of
configuration. Once the option bit to enable INIT_DONE is programmed
into the device (during the first frame of configuration data), the
INIT_DONE
pin goes low. When initialization is complete, the
INIT_DONE
pin is released and pulled high. This low-to-high transition
signals that the device has entered user mode. When initialization is
complete, the device enters user mode. In user mode, the user I/O pins
no longer have weak pull-up resistors and function as assigned in your
design.
If an error occurs during configuration, Stratix II and Stratix II GX devices
assert the nSTATUS signal low, indicating a data frame error, and the
CONF_DONE
signal stays low. If the Auto-restart configuration after error
option (available in the Quartus II software from the General tab of the
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