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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 509/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
7–5
January 2008
Stratix II Device Handbook, Volume 2
Configuring Stratix II and Stratix II GX Devices
Configuration Data Decompression
Stratix II and Stratix II GX devices support configuration data
decompression, which saves configuration memory space and time. This
feature allows you to store compressed configuration data in
configuration devices or other memory and transmit this compressed bit
stream to Stratix II and Stratix II GX devices. During configuration,
Stratix II and Stratix II GX devices automatically recognize the
compressed file format and decompresses the bit stream in real time and
programs its SRAM cells.
1
Data indicates that compression typically reduces configuration
bit stream size by 35 to 55%.
Stratix II and Stratix II GX devices support decompression in the FPP
(when using a MAX II device/microprocessor + flash), AS, and PS
configuration schemes. Decompression is not supported in the PPA
configuration scheme nor in JTAG-based configuration.
Table 7–4. Stratix II and Stratix II GX Configuration Features
Configuration
Scheme
Configuration Method
Design Security Decompression
Remote System
Upgrade
FPP
MAX II device or a Microprocessor with
flash memory
v (1)
v
Enhanced Configuration Device
v (2)
v
AS
Serial Configuration Device
vv
v (3)
PS
MAX II device or a Microprocessor with
flash memory
vv
v
Enhanced Configuration Device
v
Download cable
vv
PPA
MAX II device or a Microprocessor with
flash memory
v
JTAG
MAX II device or a Microprocessor with
flash memory
Notes to Table 7–4:
(1)
In these modes, the host system must send a DCLK that is 4× the data rate.
(2)
The enhanced configuration device decompression feature is available, while the Stratix II and Stratix II GX
decompression feature is not available.
(3)
Only remote update mode is supported when using the AS configuration scheme. Local update mode is not
supported.
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
| EPF10K40RC240-4 | IC FLEX 10K FPGA 40K 240-RQFP |
| TPSD227K006S0100 | CAP TANT 220UF 6.3V 10% 2917 |
| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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