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參數(shù)資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 542/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數(shù)： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
7–35
January 2008
Stratix II Device Handbook, Volume 2
Configuring Stratix II and Stratix II GX Devices
f
For more information on serial configuration devices, refer to the Serial
in volume 2 of the Configuration Handbook.
Serial configuration devices provide a serial interface to access
configuration data. During device configuration, Stratix II and
Stratix II GX devices read configuration data via the serial interface,
decompress data if necessary, and configure their SRAM cells. This
scheme is referred to as the AS configuration scheme because the device
controls the configuration interface. This scheme contrasts with the PS
configuration scheme, where the configuration device controls the
interface.
1
The Stratix II and Stratix II GX decompression and design
security features are fully available when configuring your
Stratix II or Stratix II GX device using AS mode.
Table 7–11 shows the MSEL pin settings when using the AS configuration
scheme.
Serial configuration devices have a four-pin interface: serial clock input
(DCLK), serial data output (DATA), AS data input (ASDI), and an
active-low chip select (nCS). This four-pin interface connects to Stratix II
and Stratix II GX device pins, as shown in Figure 7–12.
Table 7–11. Stratix II and Stratix II GX MSEL Pin Settings for AS
Configuration Schemes Note (2)
Configuration Scheme
MSEL3 MSEL2 MSEL1 MSEL0
Fast AS (40 MHz) (1)
10
00
Remote system upgrade fast AS (40 MHz)
10
01
AS (20 MHz) (1)
11
01
Remote system upgrade AS (20 MHz) (1)
11
10
Notes to Table 7–11:
(1)
Only the EPCS16 and EPCS64 devices support a DCLK up to 40 MHz clock; other
EPCS devices support a DCLK up to 20 MHz. Refer to the Serial Configuration
the Configuration Handbook for more information.
(2)
Note that AS mode is only applicable for 3.3-V configuration. If I/O bank 3 is less
than 3.3-V, level shifters are required on the output pins (DCLK,nCSO, and
ASDO) from the Stratix II or Stratix II GX device back to the EPCS device.
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