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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 345/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
3–13
January 2008
Stratix II Device Handbook, Volume 2
External Memory Interfaces in Stratix II and Stratix II GX Devices
Stratix II and
Stratix II GX
DDR Memory
Support
Overview
This section describes Stratix II and Stratix II GX features that enable
high-speed memory interfacing. It first describes Stratix II and
Stratix II GX memory pins and then the DQS phase-shift circuitry and the
DDR I/O registers. Table 3–2 shows the I/O standard associated with the
external memory interfaces.
Stratix II and Stratix II GX devices support the data strobe or read clock
signal (DQS) used in DDR SDRAM, DDR2 SDRAM, RLDRAM II, and
QDRII SRAM devices with dedicated circuitry. Stratix II and Stratix II GX
devices also support the DQSn signal (the DQS complement signal) for
external memory types that require them, for example QDRII SRAM.
DQS and DQSn signals are usually associated with a group of data (DQ)
pins. However, these are not differential buffers and cannot be used in
DDR2 SDRAM or RLDRAM II interfaces.
1
You can also interface with these external memory devices
without the use of dedicated circuitry at a lower performance.
f
For more information, see the appropriate Stratix II or Stratix II GX
memory interfaces application note available at www.altera.com.
Stratix II and Stratix II GX devices contain dedicated circuitry to shift the
incoming DQS signals by 0°, 22.5°, 30°, 36°, 45°, 60°, 67.5°, 72°, 90°, 108°,
120°, or 144°, depending on the delay-locked loop (DLL) mode. There are
four DLL modes. The DQS phase-shift circuitry uses a frequency
reference to dynamically generate control signals for the delay chains in
each of the DQS and DQSn pins, allowing it to compensate for process,
Table 3–2. External Memory Support in Stratix II and Stratix II GX Devices
Memory Standard
I/O Standard
DDR SDRAM
SSTL-2 Class II
DDR2 SDRAM
SSTL-18 Class II(1)
RLDRAM II (2)
1.8-V HSTL Class I or II (1)
QDRII SRAM (2)
1.8-V HSTL Class I or II (1)
Notes to Table 3–2:
(1)
Stratix II and Stratix II GX devices support 1.8-V HSTL/SSTL-18 Class I and II
I/O standards in I/O banks 3, 4, 7, and 8. In I/O banks 1, 2, 5, and 6, Class I is
supported for both input and output operations, while Class II is only supported
for input operations for these I/O standards.
(2)
For maximum performance, Altera recommends using the 1.8-V HSTL I/O
standard. RLDRAM II and QDRII SRAM devices also support the 1.5-V HSTL
I/O standard.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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