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參數(shù)資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 385/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計(jì)： | 419328 |
| 輸入/輸出數(shù)： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
4–7
January 2008
Stratix II Device Handbook, Volume 2
Selectable I/O Standards in Stratix II and Stratix II GX Devices
operation in conditions where a bus must be isolated from large stubs.
SSTL-2 requires a 1.25-V VREF and a 1.25-V VTT to which the series and
termination resistors are connected (Figures 4–1 and 4–2).
1
Stratix II and Stratix II GX devices support both input and
output levels operation.
Figure 4–1. 2.5-V SSTL Class I Termination
Figure 4–2. 2.5-V SSTL Class II Termination
SSTL-18 Class I and SSTL-18 Class II
The 1.8-V SSTL-18 standard is formulated under JEDEC Standard,
JESD8-15: Stub Series Terminated Logic for 1.8-V (SSTL_18).
The SSTL-18 I/O standard is a 1.8-V memory bus standard used for
applications such as high-speed DDR2 SDRAM interfaces. This standard
is similar to SSTL-2 and defines input and output specifications for
devices that are designed to operate in the SSTL-18 logic switching range
0.0 to 1.8 V. SSTL-18 requires a 0.9-V VREF and a 0.9-V VTT to which the
series and termination resistors are connected.
There are no class definitions for the SSTL-18 standard in the JEDEC
specification. The specification of this I/O standard is based on an
environment that consists of both series and parallel terminating
resistors. Altera provides solutions to two derived applications in JEDEC
specification, and names them Class I and Class II to be consistent with
other SSTL standards. Figures 4–3 and 4–4 show SSTL-18 Class I and II
termination, respectively.
Output Buffer
Input Buffer
VTT = 1.25 V
50
Ω
25
Ω
Z = 50
Ω
VREF = 1.25 V
Output Buffer
Input Buffer
VTT = 1.25 V
50
Ω
VTT = 1.25 V
50
Ω
25
Ω
Z = 50
Ω
VREF = 1.25 V
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