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參數資料
型號: EP2S15F484C5N
廠商: Altera
文件頁數: 215/768頁
文件大小: 0K
描述: IC STRATIX II FPGA 15K 484-FBGA
產品培訓模塊: Three Reasons to Use FPGA's in Industrial Designs
標準包裝: 20
系列: Stratix® II
LAB/CLB數: 780
邏輯元件/單元數: 15600
RAM 位總計: 419328
輸入/輸出數: 342
電源電壓: 1.15 V ~ 1.25 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 484-BBGA
供應商設備封裝: 484-FBGA(23x23)
其它名稱: 544-1876
EP2S15F484C5N-ND
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1–28
Altera Corporation
Stratix II Device Handbook, Volume 2
July 2009
Hardware Features
where C is the count value set for the counter delay time, (this is the initial
setting in the PLL usage section of the compilation report in the
Quartus II software). If the initial value is 1, C – 1 = 0° phase shift.
Figure 1–14 shows an example of phase shift insertion using the fine
resolution using VCO phase taps method. The eight phases from the VCO
are shown and labeled for reference. For this example, CLK0 is based off
the 0phase from the VCO and has the C value for the counter set to one.
The CLK1 signal is divided by four, two VCO clocks for high time and two
VCO clocks for low time. CLK1 is based off the 135 phase tap from the
VCO and also has the C value for the counter set to one. The CLK1 signal
is also divided by 4. In this case, the two clocks are offset by 3 FINE. CLK2
is based off the 0phase from the VCO but has the C value for the counter
set to three. This creates a delay of 2 COARSE, (two complete VCO
periods).
Figure 1–14. Delay Insertion Using VCO Phase Output and Counter Delay Time
You can use the coarse and fine phase shifts as described above to
implement clock delays in Stratix II and Stratix II GX devices. The
phase-shift parameters are set in the Quartus II software.
td0-1
td0-2
1/8 tVCO
tVCO
0
90
135
180
225
270
315
CLK0
CLK1
CLK2
45
相關PDF資料
PDF描述
REC3-4809SRWZ/H/B CONV DC/DC 3W 18-72VIN 09VOUT
EPF10K40RC240-4 IC FLEX 10K FPGA 40K 240-RQFP
TPSD227K006S0100 CAP TANT 220UF 6.3V 10% 2917
HAZ331MBABRBKR CAP CER 330PF 1KV 20% RADIAL
NCP1086ST-33T3G IC REG LDO 3.3V 1.5A SOT223
相關代理商/技術參數
參數描述
EP2S15F484I4 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F484I4N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C4 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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