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參數(shù)資料
型號: EP2S15F484C5N
廠商: Altera
文件頁數(shù): 309/768頁
文件大小: 0K
描述: IC STRATIX II FPGA 15K 484-FBGA
產(chǎn)品培訓模塊: Three Reasons to Use FPGA's in Industrial Designs
標準包裝: 20
系列: Stratix® II
LAB/CLB數(shù): 780
邏輯元件/單元數(shù): 15600
RAM 位總計: 419328
輸入/輸出數(shù): 342
電源電壓: 1.15 V ~ 1.25 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 484-BBGA
供應商設備封裝: 484-FBGA(23x23)
其它名稱: 544-1876
EP2S15F484C5N-ND
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Altera Corporation
2–17
January 2008
Stratix II Device Handbook, Volume 2
TriMatrix Embedded Memory Blocks in Stratix II and Stratix II GX Devices
In true dual-port configuration, the RAM outputs can only be configured
for read-during-write mode. This means that during write operation,
data being written to the A or B port of the RAM flows through to the A
or B outputs, respectively. When the output registers are bypassed, the
new data is available on the rising edge of the same clock cycle on which
Address” on page 2–33 for waveforms and information on mixed-port
read-during-write mode.
Potential write contentions must be resolved external to the RAM because
writing to the same address location at both ports results in unknown
data storage at that location. For a valid write operation to the same
address of the M-RAM block, the rising edge of the write clock for port A
must occur following the maximum write cycle time interval after the
rising edge of the write clock for port B. Data is written on the rising edge
of the write clock for the M-RAM block.
Because data is written into the M512 and M4K blocks at the falling edge
of the write clock, the rising edge of the write clock for port A should
occur following half of the maximum write cycle time interval after the
falling edge of the write clock for port B. If this timing is not met, the data
stored in that particular address will be invalid.
f
Refer to the Stratix II Device Family Data Sheet (volume 1) of the Stratix II
Device Handbook or the Stratix II GX Device Family Data Sheet (volume 1)
of the Stratix II GX Device Handbook for the maximum synchronous write
cycle time.
相關(guān)PDF資料
PDF描述
REC3-4809SRWZ/H/B CONV DC/DC 3W 18-72VIN 09VOUT
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TPSD227K006S0100 CAP TANT 220UF 6.3V 10% 2917
HAZ331MBABRBKR CAP CER 330PF 1KV 20% RADIAL
NCP1086ST-33T3G IC REG LDO 3.3V 1.5A SOT223
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參數(shù)描述
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EP2S15F672C3N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C4 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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