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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 655/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
8–29
January 2008
Stratix II Device Handbook, Volume 2
Remote System Upgrades with Stratix II and Stratix II GX Devices
Remote System Upgrade With Serial Configuration Devices
Remote system upgrade support in the AS configuration scheme is
similar to support in other schemes, with the following exceptions:
■
The remote system upgrade block provides the AS configuration
controller inside the Stratix II or Stratix II GX FPGA with a 7-bit page
start address (PGM[6..0]) instead of driving the 3-bit page mode
pins (PGM[2..0]) used in FPP, PS, and PPA configuration schemes.
This 7-bit address forms the 24-bit configuration start address
(StAdd[23..0]). Table 8–13 illustrates the start address generation
using the page address registers.
■
The configuration start address for factory configuration is always
set to 24'b0.
■
PGM[2..0]
pins on Stratix II devices are not used in AS
configuration schemes and can not be used as regular I/O pins.
■
The Nios ASMI peripheral can be used to update configuration data
within the serial configuration device.
Remote System Upgrade With a MAX II Device or
Microprocessor and Flash Device
This setup requires the MAX II device or microprocessor to support page
addressing. MAX II or microprocessor devices implementing remote
system upgrade should emulate the enhanced configuration device page
mode feature. The PGM[2..0] output pins from the Stratix II or
Stratix II GX device must be sampled to determine which configuration
image is to be loaded into the FPGA.
If the FPGA does not release CONF_DONE after all data has been sent, the
MAX II microprocessor should reset the FPGA back to the factory image
by pulsing its nSTATUS pin low.
Table 8–13. AS Configuration Start Address Generation
Serial Configuration
Device
Serial Configuration
Device Density
(MB)
Add[23]
PGM[6..0]
(Add[22..16])
Add[15..0]
EPCS64
64
0
MSB[6..0]
All 0s
EPCS16
16
0
00, MSB[4..0]
All 0s
EPCS4
4
0
0000, MSB[2..0]
All 0s
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
| EPF10K40RC240-4 | IC FLEX 10K FPGA 40K 240-RQFP |
| TPSD227K006S0100 | CAP TANT 220UF 6.3V 10% 2917 |
| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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