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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 92/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
5–35
April 2011
Stratix II Device Handbook, Volume 1
DC & Switching Characteristics
Table 5–38. IOE Internal Timing Microparameters
Symbol
Parameter
-3 Speed
Grade (1)
-3 Speed
Grade (2)
-4 Speed
Grade
-5 Speed
Grade
Unit
Min
Max
Min
Max
Min
Max
Min
Max
tSU
IOE input and output
register setup time
before clock
122
128
140
163
ps
tH
IOE input and output
register hold time after
clock
72
75
82
96
ps
tCO
IOE input and output
register clock-to-
output delay
101
169
101
177
97
101
194
101
226
ps
tPIN2COMBOUT_R Row input pin to IOE
combinational output
410
760
410
798
391
410
873
410
1,018
ps
tPIN2COMBOUT_C Column input pin to
IOE combinational
output
428
787
428
825
408
428
904
428
1,054
ps
tCOMBIN2PIN_R
Row IOE data input to
combinational output
pin
1,101
2,026
1,101
2,127
1,049
1,101
2,329
1,101
2,439
ps
tCOMBIN2PIN_C
Column IOE data
input to combinational
output pin
991
1,854
991
1,946
944
991
2,131
991
2,246
ps
tCLR
Minimum clear pulse
width
200
210
229
268
ps
tPRE
Minimum preset pulse
width
200
210
229
268
ps
tCLKL
Minimum clock low
time
600
630
690
804
ps
tCLKH
Minimum clock high
time
600
630
690
804
ps
Notes to Table 5–38:
(1)
These numbers apply to -3 speed grade EP2S15, EP2S30, EP2S60, and EP2S90 devices.
(2)
These numbers apply to -3 speed grade EP2S130 and EP2S180 devices.
(3)
For the -3 and -5 speed grades, the minimum timing is for the commercial temperature grade. Only -4 speed grade
devices offer the industrial temperature grade.
(4)
For the -4 speed grade, the first number is the minimum timing parameter for industrial devices. The second
number is the minimum timing parameter for commercial devices.
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
| EPF10K40RC240-4 | IC FLEX 10K FPGA 40K 240-RQFP |
| TPSD227K006S0100 | CAP TANT 220UF 6.3V 10% 2917 |
| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP2S15F484I4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F484I4N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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