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參數(shù)資料
型號(hào): EP2S15F484C5N
廠商: Altera
文件頁(yè)數(shù): 371/768頁(yè)
文件大小: 0K
描述: IC STRATIX II FPGA 15K 484-FBGA
產(chǎn)品培訓(xùn)模塊: Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝: 20
系列: Stratix® II
LAB/CLB數(shù): 780
邏輯元件/單元數(shù): 15600
RAM 位總計(jì): 419328
輸入/輸出數(shù): 342
電源電壓: 1.15 V ~ 1.25 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 484-BBGA
供應(yīng)商設(shè)備封裝: 484-FBGA(23x23)
其它名稱: 544-1876
EP2S15F484C5N-ND
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3–36
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Stratix II and Stratix II GX DDR Memory Support Overview
For interfaces to DDR SDRAM, DDR2 SDRAM, and RLDRAM II, the
Stratix II or Stratix II GX DDR IOE structure requires you to invert the
incoming DQS signal to ensure proper data transfer. This is not required
for QDRII SRAM interfaces if the CQ signal is wired to the DQS pin and
the CQ# signal is wired to the DQSn pin. The altdq megafunction, by
default, adds the inverter to the inclock port when it generates DQ
blocks. The megafunction also includes an option to remove the inverter
for QDRII SRAM interfaces. As shown in Figure 3–13, the inclock
signal’s rising edge clocks the AI register, inclock signal’s falling edge
clocks the BI register, and latch CI is opened when inclock is 1. In a DDR
memory read operation, the last data coincides with DQS being low. If
you do not invert the DQS pin, you will not get this last data as the latch
does not open until the next rising edge of the DQS signal.
Figure 3–17 shows waveforms of the circuit shown in Figure 3–15.
The first set of waveforms in Figure 3–17 shows the edge-aligned
relationship between the DQ and DQS signals at the Stratix II or
Stratix II GX device pins. The second set of waveforms in Figure 3–17
shows what happens if the shifted DQS signal is not inverted; the last
data, Dn, does not get latched into the logic array as DQS goes to tristate
after the read postamble time. The third set of waveforms in Figure 3–17
shows a proper read operation with the DQS signal inverted after the 90°
shift; the last data, Dn, does get latched. In this case the outputs of register
AI and latch CI, which correspond to dataout_h and dataout_l ports,
are now switched because of the DQS inversion. Register AI, register BI,
and latch CI refer to the nomenclature in Figure 3–15.
相關(guān)PDF資料
PDF描述
REC3-4809SRWZ/H/B CONV DC/DC 3W 18-72VIN 09VOUT
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TPSD227K006S0100 CAP TANT 220UF 6.3V 10% 2917
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NCP1086ST-33T3G IC REG LDO 3.3V 1.5A SOT223
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP2S15F484I4 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F484I4N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C4 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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