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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 73/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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5–18
Altera Corporation
Stratix II Device Handbook, Volume 1
April 2011
Operating Conditions
50-
Ω R
S
3.3/2.5
Internal series termination with
calibration (50-
Ω setting)
VCCIO = 3.3/2.5 V
±5
±10
%
Internal series termination without
calibration (50-
Ω setting)
VCCIO = 3.3/2.5 V
±30
%
50-
Ω R
T
2.5
Internal parallel termination with
calibration (50-
Ω setting)
VCCIO = 1.8 V
±30
%
25-
Ω R
S
1.8
Internal series termination with
calibration (25-
Ω setting)
VCCIO = 1.8 V
±5
±10
%
Internal series termination without
calibration (25-
Ω setting)
VCCIO = 1.8 V
±30
%
50-
Ω RS
1.8
Internal series termination with
calibration (50-
Ω setting)
VCCIO = 1.8 V
±5
±10
%
Internal series termination without
calibration (50-
Ω setting)
VCCIO = 1.8 V
±30
%
50-
Ω RT
1.8
Internal parallel termination with
calibration (50-
Ω setting)
VCCIO = 1.8 V
±10
±15
%
50
Ω R
S
1.5
Internal series termination with
calibration (50-
Ω setting)
VCCIO = 1.5 V
±8
±10
%
Internal series termination without
calibration (50-
Ω setting)
VCCIO = 1.5 V
±36
%
50-
Ω R
T
1.5
Internal parallel termination with
calibration (50-
Ω setting)
VCCIO = 1.5 V
±10
±15
%
50
Ω R
S
1.2
Internal series termination with
calibration (50-
Ω setting)
VCCIO = 1.2 V
±8
±10
%
Internal series termination without
calibration (50-
Ω setting)
VCCIO = 1.2 V
±50
%
50-
Ω R
T
1.2
Internal parallel termination with
calibration (50-
Ω setting)
VCCIO = 1.2 V
±10
±15
%
Notes for Table 5–30:
(1)
The resistance tolerances for calibrated SOCT and POCT are for the moment of calibration. If the temperature or
voltage changes over time, the tolerance may also change.
(2)
On-chip parallel termination with calibration is only supported for input pins.
Table 5–30. Series On-Chip Termination Specification for Top & Bottom I/O Banks (Part 2 of 2)
Notes (1), 2
Symbol
Description
Conditions
Resistance Tolerance
Commercial
Max
Industrial
Max
Unit
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
| EPF10K40RC240-4 | IC FLEX 10K FPGA 40K 240-RQFP |
| TPSD227K006S0100 | CAP TANT 220UF 6.3V 10% 2917 |
| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP2S15F484I4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F484I4N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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