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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 680/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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9–18
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
I/O Voltage Support in JTAG Chain
Figure 9–13. JTAG Chain of Mixed Voltages
Table 9–3. Supported TDO/TDI Voltage Combinations
Device
TDI Input Buffer
Power
Stratix II and Stratix II GX TDO VCCIO Voltage Level in I/O Bank 4
VCCIO = 3.3 V
VCCIO = 2.5 V
VCCIO = 1.8 V
VCCIO = 1.5 V
Stratix II and
Stratix II GX
Always VCCPD (3.3V)
v (1)
v (2)
v (3)
level shifter
required
Non-Stratix II
VCC = 3.3 V
v (1)
v (2)
v (3)
level shifter
required
VCC = 2.5 V
v (2)
v (3)
level shifter
required
VCC = 1.8 V
v (2), (5)
v
level shifter
required
VCC = 1.5 V
v (2), (5)
v (6)
v
Notes to Table 9–3:
(1)
The TDO output buffer meets VOH (MIN) = 2.4 V.
(2)
The TDO output buffer meets VOH (MIN) = 2.0 V.
(3)
An external 250- pull-up resistor is not required, but recommended if signal levels on the board are not optimal.
(4)
Input buffer must be 3.3-V tolerant.
(5)
Input buffer must be 2.5-V tolerant.
(6)
Input buffer must be 1.8-V tolerant.
3.3 V
VCCIO
Level
Shifter
2.5 V
VCCIO
1.8 V
VCCIO
1.5 V
VCCIO
Tester
TDO
TDI
Must be 3.3 V Tolerant.
Shift TDO to
level accepted
by tester if
necessary.
Must be
1.8 V tolerant.
Must be
2.5 V tolerant.
相關PDF資料 |
PDF描述 |
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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