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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 435/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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5–6
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Differential Transmitter
Differential
Transmitter
The Stratix II and Stratix II GX transmitter has dedicated circuitry to
provide support for LVDS and HyperTransport signaling. The dedicated
circuitry consists of a differential buffer, a serializer, and a shared fast
PLL. The differential buffer can drive out LVDS or HyperTransport signal
levels that are statically set in the Quartus II software. The serializer
takes data from a parallel bus up to 10 bits wide from the internal logic,
clocks it into the load registers, and serializes it using the shift registers
before sending the data to the differential buffer. The most significant bit
(MSB) is transmitted first. The load and shift registers are clocked by the
diffioclk
(a fast PLL clock running at the serial rate) and controlled by
the load enable signal generated from the fast PLL. The serialization
factor can be statically set to 4, 6, 7, 8, or 10 using the
Quartus II software. The load enable signal is automatically generated by
the fast PLL and is derived from the serialization factor setting. Figure 5–3
is a block diagram of the Stratix II transmitter.
Figure 5–3. Transmitter Block Diagram
Each Stratix II and Stratix II GX transmitter data channel can be
configured to operate as a transmitter clock output. This flexibility allows
the designer to place the output clock near the data outputs to simplify
board layout and reduce clock-to-data skew. Different applications often
require specific clock to data alignments or specific data rate to clock rate
factors. The transmitter can output a clock signal at the same rate as the
data with a maximum frequency of 717 MHz. The output clock can also
be divided by a factor of 2, 4, 8, or 10, depending on the serialization
factor. The phase of the clock in relation to the data can be set at 0° or 180°
(edge or center aligned). The fast PLL provides additional support for
Internal
Logic
Serializer
Fast PLL
diffioclk
load_en
10
TX_OUT
相關PDF資料 |
PDF描述 |
|---|---|
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參數描述 |
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| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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