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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 586/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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7–74
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Passive Parallel Asynchronous Configuration
Figure 7–30. Single Device PPA Configuration Using a Microprocessor
Notes to Figure 7–30:
(1)
If not used, the CS pin can be connected to VCC directly. If not used, the nCS pin can be connected to GND directly.
(2)
The pull-up resistor should be connected to a supply that provides an acceptable input signal for the device. VCC
should be high enough to meet the VIH specification of the I/O on the device and the external host.
During PPA configuration, it is only required to use either the nCS or CS
pin. Therefore, if you are using only one chip-select input, the other must
be tied to the active state. For example, nCS can be tied to ground while
CS
is toggled to control configuration. The device’s nCS or CS pins can be
toggled during PPA configuration if the design meets the specifications
Upon power-up, the Stratix II and Stratix II GX devices go through a
POR. The POR delay is dependent on the PORSEL pin setting. When
PORSEL
is driven low, the POR time is approximately 100 ms. If PORSEL
is driven high, the POR time is approximately 12 ms. During POR, the
device will reset, hold nSTATUS low, and tri-state all user I/O pins. Once
the device successfully exits POR, all user I/O pins continue to be
tri-stated. If nIO_pullup is driven low during power-up and
configuration, the user I/O pins and dual-purpose I/O pins will have
weak pull-up resistors which are on (after POR) before and during
configuration. If nIO_pullup is driven high, the weak pull-up resistors
are disabled.
MSEL3
MSEL2
MSEL1
MSEL0
Stratix II or Stratix II GX
Device
DCLK
10 k
Ω
10 k
Ω
10 k
Ω
nCS
CS
CONF_DONE
nSTATUS
nCE
DATA[7..0]
nWS
nRS
nCONFIG
RDYnBSY
Address Decoder
VCC
ADDR
Microprocessor
VCC
Memory
ADDR DATA[7..0]
GND
nCEO
N.C.
(2)
(1)
GND
相關PDF資料 |
PDF描述 |
|---|---|
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