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參數(shù)資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 326/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數(shù)： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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2–32
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Designing With TriMatrix Memory
f
Refer to AN 207: TriMatrix Memory Selection Using the Quartus II Software
for more information on selecting the appropriate memory block.
Synchronous and Pseudo-Asynchronous Modes
The TriMatrix memory architecture implements synchronous RAM by
registering the input and output signals to the RAM block. The inputs to
all TriMatrix memory blocks are registered providing synchronous write
cycles, while the output registers can be bypassed. In a synchronous
operation, RAM generates its own self-timed strobe write enable signal
derived from the global or regional clock. In contrast, a circuit using
asynchronous RAM must generate the RAM write enable signal while
ensuring that its data and address signals meet setup and hold time
specifications relative to the write enable signal. During a synchronous
operation, the RAM is used in pipelined mode (inputs and outputs
registered) or flow-through mode (only inputs registered). However, in
an asynchronous memory, neither the input nor the output is registered.
While Stratix II and Stratix II GX devices do not support asynchronous
memory, they do support a pseudo-asynchronous read where the output
data is available during the clock cycle when the read address is driven
into it. Pseudo-asynchronous reading is possible in the simple and true
dual-port modes of the M512 and M4K blocks by clocking the read enable
and read address registers on the negative clock edge and bypassing the
output registers.
f
Stratix and Stratix GX Designs for more information.
Power-up Conditions and Memory Initialization
Upon power up, TriMatrix memory is in an idle state. The M512 and M4K
block outputs always power-up to zero, regardless of whether the output
registers are used or bypassed. Even if an MIF is used to pre-load the
contents of the RAM block, the outputs will still power-up as cleared. For
example, if address 0 is pre-initialized to FF, the M512 and M4K blocks
power up with the output at 00.
M-RAM blocks do not support MIFs; therefore, they cannot be pre-loaded
with data upon power up. M-RAM blocks asynchronous outputs and
memory controls always power up to an unknown state. If M-RAM block
outputs are registered, the registers power up as cleared. When a read is
performed immediately after power up, the output from the read
operation will be undefined since the M-RAM contents are not initialized.
The read operation will continue to be undefined for a given address until
a write operation is performed for that address.
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PDF描述 |
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| EP2S15F672C3N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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