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參數(shù)資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數(shù)： | 733/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數(shù)： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
11–23
May 2007
Stratix II Device Handbook, Volume 2
High-Speed Board Layout Guidelines
Figure 11–29 shows series-RC parallel fly-by termination.
Figure 11–29. Series-RC Parallel Fly-By Termination
Series Termination
In a series termination scheme, the resistor matches the impedance at the
signal source instead of matching the impedance at each load (see
Figure 11–30). Stratix II devices have programmable output impedance.
You can choose output impedance to match the line impedance without
adding an external series resistor. The sum of RT and the impedance of the
output driver should be equal to Z0. Because Altera device output
impedance is low, you should add a series resistor to match the signal
source to the line impedance. The advantage of series termination is that
it consumes little power. However, the disadvantage is that the rise time
degrades because of the increased RC time constant. Therefore, for
high-speed designs, you should perform the pre-layout signal integrity
simulation with Altera I/O buffer information specification (IBIS) models
before using the series termination scheme.
Figure 11–30. Series Termination
Differential Pair Termination
Differential signal I/O standards require an RT between the signals at the
receiving device (see Figure 11–31). For the low-voltage differential signal
(LVDS) and low-voltage positive emitter-coupled logic (LVPECL)
standard, the RT should match the differential load impedance of the bus
(typically 100 ).
Zo = 50 Ω
S
Receiver/
Load
RT = Zo
C
Pad
Z0 = 50 Ω
RT
SL
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