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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 156/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
5–93
April 2011
Stratix II Device Handbook, Volume 1
DC & Switching Characteristics
Table 5–93. Fast PLL Specifications
Name
Description
Min
Typ
Max
Unit
fIN
Input clock frequency (for -3 and -4 speed
grade devices)
16.08
717
MHz
Input clock frequency (for -5 speed grade
devices)
16.08
640
MHz
fINPFD
Input frequency to the PFD
16.08
500
MHz
fINDUTY
Input clock duty cycle
40
60
%
tINJIT TER
Input clock jitter tolerance in terms of period
jitter. Bandwidth
≤ 2MHz
0.5
ns (p-p)
Input clock jitter tolerance in terms of period
jitter. Bandwidth
> 2MHz
1.0
ns (p-p)
fVCO
Upper VCO frequency range for –3 and –4
speed grades
300
1,040
MHz
Upper VCO frequency range for –5 speed
grades
300
840
MHz
Lower VCO frequency range for –3 and –4
speed grades
150
520
MHz
Lower VCO frequency range for –5 speed
grades
150
420
MHz
fOUT
PLL output frequency to GCLK or RCLK
4.6875
550
MHz
PLL output frequency to LVDS or DPA clock
150
1,040
MHz
fOUT_IO
PLL clock output frequency to regular I/O
pin
4.6875
MHz
fSCANCLK
Scanclk frequency
100
MHz
tCONF IGPLL
Time required to reconfigure scan chains
for fast PLLs
75/fSCANCL K
ns
fCLBW
PLL closed-loop bandwidth
1.16
5.00
28.00
MHz
tLOCK
Time required for the PLL to lock from the
time it is enabled or the end of the device
configuration
0.03
1.00
ms
tPL L_PSERR
Accuracy of PLL phase shift
±15
ps
tARESET
Minimum pulse width on areset signal.
10
ns
tARESET_RECONFIG Minimum pulse width on the areset signal
when using PLL reconfiguration. Reset the
PLL after scandone goes high.
500
ns
Note to Table 5–93:
(1)
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
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相關代理商/技術參數 |
參數描述 |
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| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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