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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 736/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
11–25
May 2007
Stratix II Device Handbook, Volume 2
High-Speed Board Layout Guidelines
Altera recommends that you take the following action to reduce ground
bounce and VCC sag:
■
Configure unused I/O pins as output pins, and drive the output low
to reduce ground bounce. This configuration will act as a virtual
ground. Connect the output pin to GND on your board.
■
Configure the unused I/O pins as output, and drive high to prevent
VCC sag. Connect the output pin to VCCIO of that I/O bank.
■
Create a programmable ground or VCC next to switching pins.
■
Reduce the number of outputs that can switch simultaneously and
distribute them evenly throughout the device.
■
Manually assign ground pins in between I/O pins. (Separating I/O
pins with ground pins prevents ground bounce.)
■
Set the programmable drive strength feature with a weaker drive
strength setting to slow down the edge rate.
■
Eliminate sockets whenever possible. Sockets have inductance
associated with them.
■
Depending on the problem, move switching outputs close to either a
package ground or VCC pin. Eliminate pull-up resistors, or use
pull-down resistors.
■
Use multi-layer PCBs that provide separate VCC and ground planes
to utilize the intrinsic capacitance of the VCC /GND plane.
■
Create synchronous designs that are not affected by momentarily
switching pins.
■
Add the recommended decoupling capacitors to VCC/GND pairs.
■
Place the decoupling capacitors as close as possible to the power and
ground pins of the device.
■
Connect the capacitor pad to the power and ground plane with
larger vias to minimize the inductance in decoupling capacitors and
allow for maximum current flow.
■
Use wide, short traces between the vias and capacitor pads, or place
the via adjacent to the capacitor pad (see Figure 11–33).
Figure 11–33. Suggested Via Location that Connects to Capacitor Pad
Via Adjacent
to Capacitor Pad
Via
Capacitor
Pads
Wide and
Short Trace
相關PDF資料 |
PDF描述 |
|---|---|
| REC3-4809SRWZ/H/B | CONV DC/DC 3W 18-72VIN 09VOUT |
| EPF10K40RC240-4 | IC FLEX 10K FPGA 40K 240-RQFP |
| TPSD227K006S0100 | CAP TANT 220UF 6.3V 10% 2917 |
| HAZ331MBABRBKR | CAP CER 330PF 1KV 20% RADIAL |
| NCP1086ST-33T3G | IC REG LDO 3.3V 1.5A SOT223 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP2S15F484I4N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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