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參數資料
| 型號： | EP2S15F484C5N |
| 廠商： | Altera |
| 文件頁數： | 198/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 15K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 780 |
| 邏輯元件/單元數： | 15600 |
| RAM 位總計： | 419328 |
| 輸入/輸出數： | 342 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1876 EP2S15F484C5N-ND |
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Altera Corporation
1–13
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
Table 1–7 shows the physical pins and their purpose for the Stratix II and
Stratix II GX enhanced PLLs. For inclk port connections to pins see
Differential SSTL-2 Class I
v
Differential SSTL-2 Class II
v
Differential SSTL-18 Class I
v
Differential SSTL-18 Class II
v
1.8-V differential HSTL Class I
v
1.8-V differential HSTL Class II
v
1.5-V differential HSTL Class I
v
1.5-V differential HSTL Class II
v
LVDS
v
HyperTransport technology
Differential LVPECL
vv
v
Note to Table 1–6:
(1)
The enhanced PLL external clock output bank does not allow a mixture of both
single-ended and differential I/O standards.
Table 1–6. I/O Standards Supported for Enhanced PLL Pins
(Part 2 of 2)
Note (1)
I/O Standard
Input
Output
INCLK
FBIN
EXTCLK
Table 1–7. Stratix II and Stratix II GX Enhanced PLL Pins (Part 1 of 3)
Pin
Description
CLK4p/n
Single-ended or differential pins that can drive the inclk port for PLLs 6 or 12.
CLK5p/n
Single-ended or differential pins that can drive the inclk port for PLLs 6 or 12.
CLK6p/n
Single-ended or differential pins that can drive the inclk port for PLLs 6 or 12.
CLK7p/n
Single-ended or differential pins that can drive the inclk port for PLLs 6 or 12.
CLK12p/n
Single-ended or differential pins that can drive the inclk port for PLLs 5 or 11.
CLK13p/n
Single-ended or differential pins that can drive the inclk port for PLLs 5 or 11.
CLK14p/n
Single-ended or differential pins that can drive the inclk port for PLLs 5 or 11.
CLK15p/n
Single-ended or differential pins that can drive the inclk port for PLLs 5 or 11.
PLL5_FBp/n
Single-ended or differential pins that can drive the fbin port for PLL 5.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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| EP2S15F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C3N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S15F672C4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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