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參數(shù)資料
型號(hào): EP2S15F484C5N
廠商: Altera
文件頁(yè)數(shù): 232/768頁(yè)
文件大小: 0K
描述: IC STRATIX II FPGA 15K 484-FBGA
產(chǎn)品培訓(xùn)模塊: Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝: 20
系列: Stratix® II
LAB/CLB數(shù): 780
邏輯元件/單元數(shù): 15600
RAM 位總計(jì): 419328
輸入/輸出數(shù): 342
電源電壓: 1.15 V ~ 1.25 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 484-BBGA
供應(yīng)商設(shè)備封裝: 484-FBGA(23x23)
其它名稱: 544-1876
EP2S15F484C5N-ND
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Altera Corporation
1–43
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
Applications that require a clock switchover feature and a small
frequency drift should use a low-bandwidth PLL. The
low-bandwidth PLL reacts slower than a high-bandwidth PLL to
reference input clock changes. When the switchover happens, a
low-bandwidth PLL propagates the stopping of the clock to the
output slower than a high-bandwidth PLL. A low-bandwidth PLL
filters out jitter on the reference clock. However, be aware that the
low-bandwidth PLL also increases lock time.
Stratix II and Stratix II GX device PLLs can use both the automatic
clock switchover and the clkswitch input simultaneously.
Therefore, the switchover circuitry can automatically switch from the
primary to the secondary clock. Once the primary clock stabilizes
again, the clkswitch signal can switch back to the primary clock.
During switchover, the PLL_VCO continues to run and slows down,
generating frequency drift on the PLL outputs. The clkswitch
signal controls switchover with its rising edge only.
If the clock switchover event is glitch-free, after the switch occurs,
there is still a finite resynchronization period to lock onto a new clock
as the VCO ramps up. The exact amount of time it takes for the PLL
to relock is dependent on the PLL configuration. Use the PLL
programmable bandwidth feature to adjust the relock time.
If the phase relationship between the input clock to the PLL and
output clock from the PLL is important in your design, assert
areset
for 10ns after performing a clock switchover. Wait for the
locked signal (or gated lock) to go high before re-enabling the output
clocks from the PLL.
Figure 1–25 shows how the VCO frequency gradually decreases
when the primary clock is lost and then increases as the VCO locks
on to the secondary clock. After the VCO locks on to the secondary
clock, some overshoot can occur (an over-frequency condition) in the
VCO frequency.
Figure 1–25. VCO Switchover Operating Frequency
ΔFvco
Primary Clock Stops Running
Switchover Occurs
Frequency Overshoot
VCO Tracks Secondary Clock
相關(guān)PDF資料
PDF描述
REC3-4809SRWZ/H/B CONV DC/DC 3W 18-72VIN 09VOUT
EPF10K40RC240-4 IC FLEX 10K FPGA 40K 240-RQFP
TPSD227K006S0100 CAP TANT 220UF 6.3V 10% 2917
HAZ331MBABRBKR CAP CER 330PF 1KV 20% RADIAL
NCP1086ST-33T3G IC REG LDO 3.3V 1.5A SOT223
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP2S15F484I4 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F484I4N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C4 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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